PCB Layout高级工程师简历范文全文
自我评价
8年PCB Layout经验，专注高速数字与电源类多层板设计，熟练使用Cadence Allegro、PADS及Altium Designer。主导服务器主板、通信模块等10层以上高密度板设计，一次投板成功率95%以上。熟悉SI/PI仿真与EMC整改，具备完整DFM与量产导入经验。
工作经历
2022年9月
-
至今
深圳市锐联电子科技有限公司
通信设备硬件制造
PCB Layout高级工程师
高速数字LayoutCadence Allegro
深圳
- 主导服务器主板与交换机背板Layout，完成12-16层高速板设计，单板布线周期缩短20%。
- 负责DDR4/PCIe Gen4等高速信号拓扑与阻抗控制，一次投板成功率提升至95%以上。
- 牵头EMC整改与DFM评审，推动3款产品顺利量产，年出货量超10万台。
2020年7月
-
2022年8月
东莞恒芯电子有限公司
电源电子工控产品
PCB Layout工程师
电源板LayoutPADS
东莞
- 负责电源类与工控类多层板Layout，独立完成6-10层板设计，累计交付项目30余个。
- 优化电源平面与散热铺铜方案，使关键模块温升降低约8℃，客户返修率下降15%。
项目经验
2024年3月
-
2024年5月
16层服务器主板高速Layout项目
Layout负责人
- 负责DDR4与PCIe Gen4信号完整性设计，完成等长与阻抗匹配，眼图裕量满足规范要求。
- 协同SI工程师完成仿真迭代，将关键网络串扰降低约30%，项目按期一次投板成功。
2022年12月
-
2023年2月
工业电源模块EMC整改项目
Layout主设计
- 重构开关电源地与功率回路布局，辐射骚扰测试余量提升6dB，顺利通过CE认证。
- 优化散热与铺铜设计，模块满载温升下降8℃，量产良率提升至98%。
专业技能
Cadence Allegro
PADS
Altium Designer
高速信号完整性设计
电源完整性（PI）
EMC/EMI整改
DFM可制造性设计
阻抗与叠层设计
Gerber与生产文件输出
教育背景
2016年8月
-
2020年5月
广东工业大学
一本省属重点
电子信息工程 本科
广州
主修课程：电路分析、模拟电子技术、数字电路、信号与系统。
证书与认证
Cadence Allegro 高速PCB设计认证 - Cadence
2020年9月
证明高速多层板设计与Allegro工具应用能力。
电子设计工程师（中级） - 中国电子学会
2019年6月
证明电子电路设计与工程实践能力。
其他信息
到岗时间:
在职，一个月内可到岗。
出差意愿:
可接受短期出差与客户现场支持。
作品说明:
可提供脱敏版高速板叠层与布线截图作为作品参考。
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