PCB Layout首席技术官简历范文全文
专业技能
Cadence Allegro / OrCAD 高速PCB设计
信号完整性与电源完整性仿真（HyperLynx / ADS）
HDI / 背板 / 多层高频板叠层与阻抗设计
DFM / DFA / DFT 可制造性与工艺优化
EMC / EMI 整改与安全合规设计
团队搭建、技术体系与流程标准建设
教育背景
电子科技大学
211双一流
电子信息工程 本科
成都2016年8月 - 2020年5月
主修高频电子线路、电磁场与电磁波、PCB设计与制造工艺，毕业设计为高速数字板信号完整性分析。
荣誉奖项
中国电子学会科学技术奖三等奖
公司年度技术领军人物
志愿服务经历
PCB设计公益培训讲师
中国电子学会工程师继续教育公益平台
线上2023年1月 - 至今
- 每年面向高校学生与初级工程师开展4场公益培训，累计覆盖超600人次，帮助提升高速PCB设计实操能力。
课外活动
中国电子学会印制电路专业委员会
高速互连技术工作组/企业专家成员
深圳2018年8月 - 2020年5月
- 参与高速PCB设计行业标准与白皮书研讨，每年参与2次技术交流并输出内部技术规范。
自我评价
17年PCB Layout与硬件设计经验，深耕高速多层板、背板及高密度互连设计，精通Cadence Allegro与信号完整性、电源完整性仿真。擅长从0到1搭建Layout技术体系与30人团队，主导多款通信与服务器主板量产落地。注重DFM与成本管控，产品一次评审通过率提升至95%以上。
工作经历
深圳华芯通信技术股份有限公司
深圳
通信设备上市公司
PCB Layout首席技术官 / Layout技术总监
2022年9月 - 至今
团队管理高速PCB设计
- 从0搭建40人Layout技术团队与设计规范体系，主导5G基站主控板、交换机背板等20余款产品Layout落地，量产直通率提升12%。
- 建立信号完整性与电源完整性仿真前置流程，将高速链路改板次数由平均3次降至1次，项目周期缩短约25%。
- 推动DFM与成本优化，通过叠层与板材选型优化单板成本下降8%，年度节约采购成本约600万元。
东莞联创电子科技有限公司
东莞
消费电子高新技术企业
资深PCB Layout工程师 / 组长
2020年7月 - 2022年8月
高速多层板EMC整改
- 负责服务器主板、存储背板等高速多层板Layout设计，主导完成30余款产品从设计到量产，一次投板成功率提升至90%。
- 制定公司Layout设计规范与Checklist，推动团队设计效率提升20%，设计返工率下降15%。
- 牵头EMC整改与高速信号测试，协助产品通过CE与3C认证，缩短认证周期约2周。
项目经验
5G基站主控板高速互连设计
2024年3月 - 2024年5月
Layout技术负责人
- 主导20层高速背板叠层与阻抗设计，完成112Gbps SerDes链路仿真优化，插损降低18%，一次投板成功。
- 建立SI/PI协同仿真流程，将信号眼图裕量提升15%，支撑产品按期通过系统联调并批量交付。
数据中心交换机高密度背板Layout
2022年12月 - 2023年2月
首席Layout工程师
- 完成32层高密度背板Layout设计，通过优化布线层与过孔结构，将串扰降低20%，满足客户高速互连指标。
- 协同工艺团队完成DFM评审，将背板良率由88%提升至96%，支撑年出货量超5万片。
工作成果
大幅提升一次投板成功率
主导38层高速背板设计，单板一次投板成功率从65%提升至92%，年节省打样成本约120万元。
搭建15人Layout技术团队
组建并培养包含15名Layout工程师的技术团队，建立分层级评审与培训机制，团队人均产出提升30%。
建立PCB设计标准化体系
推动PCB设计规范与DFM流程标准化，将设计返工率从18%降低至6%，产品交付周期缩短约15%。
证书与认证
IPC-A-600 印制板允收标准认证 - IPC国际电子工业联接协会
2016年9月
掌握印制板质量验收与工艺判定标准。
信号完整性工程师（高级） - 中国电子学会
2019年6月
证明高速信号完整性分析与仿真能力。
语言能力
英语（CET-6）可阅读英文技术标准与器件手册，可进行英文技术沟通（CET-6）
其他信息
到岗时间:
离职后一周内到岗，可接受短期出差。
作品集:
可提供高速背板与HDI设计案例说明（脱敏）。
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