PCB Layout工程师简历范文全文
自我评价
6年PCB Layout经验，专注通信与消费电子多层板设计，熟练使用Cadence Allegro、PADS及Altium Designer，独立完成8至16层高速板全流程设计。熟悉DDR、PCIe、USB等高速信号完整性与EMC/EMI整改，主导项目一次投板成功率超90%。具备与硬件、结构、板厂高效协同及量产问题闭环能力。
工作经历
深圳市锐联通信技术有限公司
通信设备高新技术企业
深圳
PCB Layout工程师
Cadence Allegro高速PCB设计
2022年9月 - 至今
- 负责5G小基站主控板与射频板Layout，完成12层高速板设计，单板面积缩小15%，一次投板成功率95%。
- 主导DDR4、PCIe Gen3等高速信号布线及阻抗控制，配合仿真优化后眼图裕量提升20%。
- 建立公司PCB设计规范与封装库，设计返工率下降30%，缩短新项目设计周期约2周。
东莞恒达电子科技有限公司
消费电子ODM
东莞
PCB设计工程师
PADSEMC整改
2020年7月 - 2022年8月
- 承担消费类主板4至8层Layout设计，年均完成20余款产品，按期交付率100%。
- 配合硬件工程师完成EMC整改，辐射测试一次通过率由70%提升至92%。
- 对接板厂完成DFM与拼板优化，单板制造成本降低约8%。
项目经验
5G小基站主控板高速PCB设计 - PCB Layout负责人
2023年4月 - 2024年6月
- 负责16层主控板叠层规划与高速信号布线，完成DDR4与PCIe Gen3等关键网络设计。
- 通过阻抗匹配与参考平面优化，信号完整性测试一次通过，项目提前2周量产。
智能音箱主板小型化改版 - PCB设计工程师
2021年3月 - 2021年11月
- 在原有8层方案上优化布局与拼板，主板面积缩减18%，满足整机小型化需求。
- 完成EMC与热设计协同整改，量产直通率提升至98%。
专业技能
Cadence Allegro
PADS
Altium Designer
高速信号完整性
EMC/EMI整改
叠层与阻抗设计
DFM/DFA
AutoCAD
CAM350
教育背景
广东工业大学
一本省属重点
广州
电子信息工程 本科
2016年8月 - 2020年5月
主修课程：电路分析、模拟电子技术、数字电子技术、信号与系统。
证书与认证
PCB设计工程师（中级） - 工业和信息化部教育与考试中心
2021年6月
证明PCB设计与工艺能力。
CET-4 - 教育部考试中心
2017年12月
具备英文技术文档阅读能力。
其他信息
到岗时间:
在职，一个月内可到岗。
出差意愿:
可接受短期出差及外派驻厂支持。
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