PCB Layout高级专家简历范文全文
自我评价
10年PCB Layout经验，专注高速数字与电源完整性设计，主导服务器主板、通信设备多层板从布局到量产全流程。熟练使用Allegro、PADS与HyperLynx，具备DDR4/5、PCIe 4.0、SerDes等高速接口布线能力。曾主导16层以上高密度板设计，一次投板成功率提升至95%以上。
工作经历
深圳市锐联通信技术有限公司
通信设备上市公司
深圳
PCB Layout高级工程师
高速PCB设计Allegro
2022年9月 - 至今
- 主导5G基站主控板16层HDI布局布线，优化电源与地平面，EMC一次通过率提升至98%。
- 建立高速信号布线规范与检查清单，团队投板返工率下降35%，交付周期缩短2周。
- 协同硬件与结构团队完成DDR4与PCIe 4.0接口设计，信号眼图裕量提升20%。
东莞华芯电子科技有限公司
服务器硬件ODM
东莞
PCB Layout工程师
多层板设计电源完整性
2020年7月 - 2022年8月
- 负责服务器主板8至12层板布局布线，完成30余款产品设计并全部按期量产。
- 优化叠层与阻抗设计，将关键高速链路插损降低15%，一次投板成功率达92%。
- 参与器件库与封装标准建设，减少封装错误导致的改板次数约40%。
项目经验
数据中心交换机主板PCB设计 - PCB Layout负责人
2022年5月 - 2023年4月
- 完成20层高速背板布局布线，支持25G/100G SerDes链路，满足插损与串扰指标。
- 通过平面分割与去耦优化，电源纹波降低30%，整板通过SI/PI仿真验证。
车载域控制器高密度板设计 - PCB Layout高级工程师
2021年6月 - 2022年3月
- 主导8层HDI板布局布线，满足车规EMC与散热要求，一次性通过DV测试。
- 优化BGA出线与过孔设计，布线密度提升25%，板面积缩小12%。
专业技能
Cadence Allegro
PADS
HyperLynx SI/PI仿真
高速信号完整性设计
电源完整性与EMC
多层HDI叠层设计
教育背景
华南理工大学
985211
广州
电子信息工程 本科
2016年8月 - 2020年5月
相关课程：高频电子线路、信号与系统、电磁场与电磁波。
证书与认证
Cadence Allegro 高级应用认证 - Cadence
2019年6月
证明高速PCB设计与Allegro工具高级应用能力。
电子设计工程师（中级） - 中国电子学会
2018年11月
证明电子电路设计与工程实践能力。
工作成果
投板成功率提升
主导设计规范落地，使团队一次投板成功率由85%提升至95%以上。
技术专利
作为第一发明人获得高速布线相关实用新型专利1项。
团队培养
带教3名初级Layout工程师，均独立承担多层板设计任务。
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