PCB Layout专家简历范文全文
自我评价
8年PCB Layout经验，专注高速数字与电源类多层板设计，熟悉DDR4/PCIe/USB3.0等高速接口布线规则与阻抗控制。熟练使用Cadence Allegro、PADS与Altium Designer，独立完成20层以上高密度板设计并通过EMC与安规认证。主导多个量产项目，一次投板成功率提升至95%以上。
工作经历
深圳
深圳市锐联电子科技有限公司
通信设备上市公司
PCB Layout专家
高速数字板Cadence Allegro
2022年9月 - 至今
- 负责服务器主板与交换机背板Layout，完成16至24层高速板设计，单板布线周期由15天缩短至10天。
- 制定叠层与阻抗方案，主导DDR4与PCIe Gen3走线规则，一次投板成功率达95%。
- 带领3人Layout小组，建立封装库与设计规范，返工率下降30%。
东莞
东莞华芯电子有限公司
消费电子民营制造
PCB Layout工程师
多层板设计PADS
2020年7月 - 2022年8月
- 承担消费电子与工控主板Layout，独立完成4至8层板设计，年均交付项目25个。
- 配合硬件与结构团队优化器件布局，解决EMI超标问题，助力产品一次性通过CE认证。
- 整理器件封装库与布线检查清单，团队设计错误率降低约40%。
项目经验
2024年3月 - 2024年5月
24层高速交换机背板设计 - Layout负责人
- 负责24层背板叠层规划与高速信号布线，完成100G链路阻抗控制，插损余量满足规范要求。
- 协同SI仿真团队优化过孔与参考平面，眼图裕量提升20%，样机一次点亮。
2022年12月 - 2023年2月
车载域控制器主板Layout - PCB Layout专家
- 完成8层车规主板布局布线，满足EMC与散热要求，顺利通过整车厂DV测试。
- 优化电源平面与地分割方案，降低辐射干扰，整改轮次由3轮减少至1轮。
专业技能
Cadence Allegro
高速信号布线（DDR/PCIe）
叠层与阻抗设计
PADS / Altium Designer
EMC/EMI 整改
SI/PI 仿真分析
教育背景
广州
广东工业大学
一本省属重点
电子信息工程 本科
2016年8月 - 2020年5月
主修课程：电路分析、信号完整性、PCB设计基础。
证书与认证
IPC-A-600 印制板验收标准认证 - IPC国际电子工业联接协会
2020年9月
掌握印制板验收与质量控制标准。
Altium Certified Associate（ACA） - Altium
2019年5月
证明Altium Designer设计与规范应用能力。
其他信息
到岗时间:
在职，一个月内可到岗。
出差意愿:
可接受短期出差与驻厂支持。
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