数字集成电路设计工程师简历范文全文
你好，我是熊帅帅
数字集成电路设计工程师
自我评价
5年数字IC设计经验，专注SoC前端设计与低功耗优化，熟悉从RTL到GDSII的完整流程。主导多款28nm/14nm芯片模块设计，面积与功耗均达成目标。熟练使用Verilog/SystemVerilog、VCS、DC、PT等工具，具备扎实的时序收敛与验证能力。
工作经历
上海芯源微电子有限公司
集成电路设计Fabless
上海
数字集成电路设计工程师
SoC设计低功耗设计
2022年9月 - 至今
- 负责SoC中AXI总线与DMA模块RTL设计，完成28nm项目流片，模块面积较目标降低8%。
- 主导低功耗设计，引入时钟门控与电源域划分，整体动态功耗下降15%。
- 配合验证与后端团队完成时序收敛，项目一次流片成功，良率达95%。
北京华芯科技有限公司
芯片设计MCU
北京
数字IC设计工程师
RTL设计时序优化
2020年7月 - 2022年8月
- 参与MCU芯片外设模块设计，独立完成UART、SPI等IP的RTL编码与仿真验证。
- 优化综合脚本与约束，模块时序违例减少30%，综合迭代周期缩短2天。
- 编写设计文档与测试用例，支撑团队完成3个项目的顺利交付。
项目经验
14nm高性能处理器核低功耗设计 - 数字前端设计负责人
2024年3月 - 2024年5月
- 负责处理器核关键路径RTL优化，主频提升至2.0GHz，满足性能指标。
- 采用多电压域与时钟门控方案，静态功耗降低20%，通过功耗签核。
- 协同后端完成时序收敛，项目按期流片，一次通过功能测试。
28nm SoC总线互联模块设计 - 核心设计工程师
2022年12月 - 2023年2月
- 设计AXI4总线互联与仲裁逻辑，支持多主多从架构，带宽利用率提升25%。
- 完成模块级验证与形式验证，覆盖率达成100%，无重大缺陷遗留。
教育背景
电子科技大学
985211双一流
成都
微电子学与固体电子学 硕士
2019年8月 - 2021年5月
研究方向：数字集成电路设计与低功耗技术；核心课程：VLSI设计、数字信号处理、半导体器件。
西安电子科技大学
211双一流
西安
集成电路设计与集成系统 本科
2016年8月 - 2020年5月
主修数字电路、模拟电路、Verilog HDL设计等课程。
专业技能
Verilog/SystemVerilog
VCS仿真与验证
Design Compiler综合
PrimeTime时序分析
低功耗设计（UPF）
SoC架构与AXI总线
Python脚本自动化
Tcl脚本
形式验证（Formality）
证书与认证
集成电路设计工程师（中级） - 工业和信息化部
2021年6月
证明数字集成电路设计专业能力。
CET-6 - 教育部考试中心
2015年12月
具备良好的英文技术文档阅读能力。
荣誉奖项
国家奖学金
全国大学生集成电路创新创业大赛二等奖
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