集成电路后端设计工程师简历范文全文
个人简历
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2018年9月 - 2021年6月
研究方向：数字集成电路物理设计与时序收敛。
西安电子科技大学
211双一流
集成电路设计与集成系统 本科
西安2014年9月 - 2018年6月
相关课程：数字集成电路设计、半导体器件物理、EDA技术。
专业技能
Innovus 布局布线
PrimeTime 时序签核
StarRC 寄生参数提取
Tcl/Shell 脚本自动化
低功耗设计（UPF）
DRC/LVS 物理验证
荣誉奖项
国家奖学金
集创赛西北赛区二等奖
年度优秀员工
自我评价
4年数字后端设计经验，熟悉从RTL到GDSII的完整实现流程，主导过多颗28nm/14nm芯片的布局布线与时序收敛。熟练使用Innovus、PrimeTime、StarRC等主流EDA工具，擅长时序优化、功耗与面积收敛。具备跨部门协作与签核经验，能独立承担模块级到全芯片的后端交付。
工作经历
上海芯联集成电路有限公司
上海
集成电路设计Fabless
数字后端设计工程师
2023年4月 - 至今
Innovus时序收敛
- 负责28nm SoC全芯片布局布线，优化时钟树与拥塞，时序收敛周期缩短20%。
- 搭建Tcl自动化签核流程，将PrimeTime多角多模式签核时间从3天压缩至1天。
- 主导低功耗UPF实现与电源网络规划，芯片动态功耗降低约15%。
西安微电子技术研究所
西安
科研院所国产芯片
后端设计工程师
2021年7月 - 2023年3月
物理验证StarRC
- 承担14nm模块级物理实现，完成DRC/LVS物理验证，一次通过率100%。
- 参与时序库与工艺角建模，支撑团队完成3个模块的签核交付。
项目经验
28nm SoC全芯片后端实现
2023年6月 - 2024年6月
后端负责人
- 负责全芯片时钟树综合与优化，将时钟偏斜控制在80ps以内，满足签核要求。
- 通过拥塞分析与布局迭代，将布线拥塞热点减少60%，提升可布线性。
14nm低功耗模块物理实现
2021年9月 - 2022年12月
物理设计工程师
- 完成多电压域UPF流程搭建，实现电源关断与隔离单元自动插入。
- 优化电源网络IR Drop，最大压降由8%降至4.5%，通过可靠性签核。
工作成果
自动化流程建设
牵头搭建部门级Tcl自动化签核脚本库，被5个项目复用。
绩效与技术认可
连续两年绩效评级A，获部门技术骨干认定。
证书与认证
集成电路版图设计工程师（中级） - 工业和信息化部
2022年6月
证明集成电路版图与物理设计能力。
大学英语六级（CET-6） - 教育部考试中心
2021年12月
证明英语读写与技术文档能力。
语言能力
英语（CET-6）可阅读英文技术文档与EDA手册
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