人工智能芯片设计工程师简历范文全文
自我评价
6年AI芯片数字前端与架构设计经验，主导2款7nm/12nm NPU芯片从架构定义到流片量产，熟悉INT8/FP16混合精度量化与稀疏加速方案。精通Verilog/SystemVerilog与UVM验证方法学，具备低功耗设计与时序收敛实战能力。曾将NPU能效比提升35%，量产良率稳定在95%以上。
工作经历
上海燧原科技有限公司
AI芯片独角兽企业
上海
AI芯片设计工程师
数字前端设计NPU架构
2022年9月 - 至今
- 负责NPU卷积加速器微架构设计与RTL实现，完成7nm芯片流片，峰值算力达256TOPS。
- 主导低功耗时钟门控与电源域划分优化，整体动态功耗降低28%，能效比提升35%。
- 搭建UVM验证平台并完成覆盖率收敛，功能覆盖率由82%提升至99.5%，流片一次成功。
华为海思半导体有限公司
头部芯片企业上市公司
上海
数字IC设计工程师
RTL设计时序收敛
2020年7月 - 2022年8月
- 参与昇腾系列AI芯片矩阵运算单元设计，完成12nm芯片模块级RTL与综合时序收敛。
- 优化数据通路流水线结构，关键路径延迟缩短18%，模块面积减少12%。
- 配合后端团队完成ECO与签核，芯片一次流片成功并如期量产交付。
项目经验
7nm高能效NPU加速器芯片项目 - 核心设计工程师
2024年3月 - 2024年5月
- 负责卷积与矩阵乘加速单元微架构设计，支持INT8/FP16混合精度，算力密度提升30%。
- 引入稀疏剪枝硬件加速方案，典型推理负载下能效比提升35%，获客户批量导入。
- 主导DFT与低功耗方案落地，芯片量产良率稳定在95%以上。
边缘端低功耗AI推理芯片 - 数字前端负责人
2022年12月 - 2023年2月
- 完成轻量级NPU与DDR控制器集成设计，芯片面积控制在8mm²以内，满足可穿戴场景需求。
- 优化多电压域电源管理策略，待机功耗降低40%，通过客户整机续航验证。
教育背景
东南大学
985双一流
南京
集成电路工程 硕士
2019年8月 - 2021年5月
研究方向：数字集成电路设计与低功耗VLSI；核心课程：VLSI设计、计算机体系结构、数字信号处理。
西安电子科技大学
211双一流
西安
微电子科学与工程 本科
2016年8月 - 2020年5月
主修模拟与数字电路、半导体物理、Verilog硬件描述语言，GPA专业前15%。
专业技能
Verilog/SystemVerilog RTL设计
UVM验证方法学
低功耗设计与时序收敛
NPU/CNN加速器微架构
Python/Tcl脚本自动化
综合与STA（DC/PrimeTime）
证书与认证
集成电路设计工程师（中级） - 工业和信息化部教育与考试中心
2021年6月
证明数字集成电路设计专业能力。
Cadence数字设计与验证认证 - Cadence
2020年9月
证明主流EDA工具链实操能力。
荣誉奖项
中国芯集成电路优秀论文奖
东南大学优秀硕士毕业生
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