高速接口集成电路设计工程师简历范文全文
自我评价
6年高速接口电路设计经验，专注SerDes与DDR PHY方向，主导28nm/16nm工艺下多款接口IP的架构与流片验证。熟练使用Cadence Virtuoso、Spectre及ADS完成电路设计、仿真与硅后调试，具备从规格定义到量产导入的完整闭环能力。主导项目累计支撑客户出货超千万颗，接口链路误码率与功耗指标均达行业领先水平。
工作经历
上海澜芯微电子有限公司
上海
集成电路设计专精特新
高速接口集成电路设计工程师
2022年9月 - 至今
SerDesPCIe 5.0
- 主导16nm工艺PCIe 5.0 SerDes接收端CTLE与DFE设计，链路误码率降至1E-15，功耗较上一代降低18%。
- 负责DDR4 PHY的时序收敛与硅后调试，将读写窗口裕量提升22%，支撑客户平台一次流片成功。
- 牵头建立接口IP仿真验证流程规范，使项目回归测试周期由两周缩短至5天。
南京芯联集成电路有限公司
南京
集成电路设计高新技术企业
模拟集成电路设计工程师
2020年7月 - 2022年8月
USB 3.1PLL
- 完成28nm工艺USB 3.1发送端驱动器设计，输出摆幅与预加重指标全部达标，一次流片通过。
- 参与PLL时钟电路版图评审与后仿优化，将抖动指标改善15%，支撑产品按期量产。
项目经验
16nm PCIe 5.0 SerDes IP开发
2024年3月 - 2024年5月
接收端电路负责人
- 完成CTLE、DFE与自适应均衡环路设计，32Gbps速率下眼图张开度满足规范要求。
- 主导硅后调试与量产测试方案，接口IP已导入3家客户平台，累计出货超500万颗。
DDR4 PHY时序与信号完整性优化
2022年12月 - 2023年2月
核心设计工程师
- 通过版图与封装协同优化，将DDR4写时序裕量提升20%，误码率满足JEDEC规范。
- 建立IBIS-AMI模型并完成系统级仿真，缩短客户联调周期约30%。
研究经历
高速串行链路自适应均衡算法研究/研究助理
南京
集成电路学院
2020年1月 - 2020年6月
- 提出基于最小均方误差的DFE自适应算法，在28Gbps链路仿真中收敛速度提升约25%。
- 完成算法Verilog-A建模与系统级验证，相关成果发表于国内核心期刊。
其他信息
到岗时间:
在职，确认录用后一个月内到岗。
出差意愿:
可接受短期出差与客户现场联调支持。
证书与认证
集成电路工程技术人员（中级） - 工业和信息化部
2021年11月
证明集成电路设计与工程实践能力。
CET-6 - 教育部考试中心
2016年6月
具备英文技术文档阅读与撰写能力。
教育背景
东南大学
985双一流
集成电路工程 硕士
南京2019年8月 - 2021年5月
研究方向为高速串行链路均衡技术；核心课程：模拟集成电路设计、射频电路、信号完整性分析。
西安电子科技大学
211双一流
微电子科学与工程 本科
西安2016年8月 - 2020年5月
专业排名前10%，系统学习半导体器件与模拟电路基础。
专业技能
SerDes/PLL电路设计
DDR PHY设计与时序收敛
Cadence Virtuoso/Spectre
信号完整性与IBIS-AMI建模
硅后调试与量产导入
Verilog/Verilog-A建模
荣誉奖项
江苏省集成电路设计大赛一等奖
东南大学一等学业奖学金
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