芯片设计高级工程师简历范文全文
自我评价
8年数字芯片前端设计与验证经验，精通Verilog/SystemVerilog与UVM方法学，主导多款28nm/14nm SoC模块从规格到流片全流程。具备低功耗设计与时序收敛实战能力，成功推动量产芯片功耗降低18%。熟悉完整芯片开发流程，能独立承担模块级设计与验证闭环。
工作经历
上海芯原微电子有限公司
半导体SoC设计
上海
芯片设计高级工程师
数字前端设计UVM验证
2021年3月 - 至今
- 主导14nm SoC中CPU子系统模块设计，完成RTL编码与综合，时序收敛周期缩短20%。
- 搭建UVM验证平台，覆盖率提升至98%，提前两周完成流片签核。
- 优化时钟门控与电源域方案，量产芯片动态功耗降低18%。
上海华虹集成电路有限责任公司
集成电路制造国企
上海
数字IC设计工程师
Verilog低功耗设计
2018年7月 - 2021年2月
- 负责28nm MCU芯片外设模块RTL设计与集成，一次流片成功率达100%。
- 建立模块级形式验证流程，缺陷检出率提升30%，缩短验证周期15%。
- 参与低功耗架构评审，协助团队完成UPF流程落地。
项目经验
14nm AI加速SoC芯片项目 - 模块设计负责人
2022年1月 - 2024年6月
- 负责NPU子系统总线互联与DMA模块设计，实现带宽利用率提升25%。
- 主导功耗分析及优化，动态功耗降低22%，满足移动端续航要求。
- 完成DFT可测性设计插入，测试覆盖率达成99.2%。
28nm车规MCU芯片项目 - 数字设计工程师
2019年3月 - 2020年12月
- 设计CAN/LIN通信外设模块，通过车规级可靠性验证。
- 优化时钟树结构，面积缩减12%，顺利实现量产。
专业技能
Verilog/SystemVerilog
UVM验证方法学
低功耗设计(UPF)
综合与时序收敛
Python/Tcl脚本
DFT可测性设计
教育背景
复旦大学
985211
上海
微电子学与固体电子学 硕士
2015年9月 - 2018年6月
研究方向：数字集成电路设计。
西安电子科技大学
211双一流
西安
电子科学与技术 本科
2011年9月 - 2015年6月
主修课程：数字电路、模拟电路、半导体物理。
荣誉奖项
复旦大学优秀毕业生
华虹集团年度技术创新奖
国家奖学金
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