FPGA网络开发工程师简历范文全文
自我评价
5年FPGA开发经验，专注以太网与高速网络协议方向，熟悉100G/25G以太网MAC/PCS实现及TCP/IP硬件卸载。熟练使用Verilog/SystemVerilog与Vivado、Quartus工具链，具备时序收敛与板级调试能力。主导多个网络加速项目落地，单板吞吐提升显著。
工作经历
深圳市芯网通信技术有限公司
深圳
通信设备高速网络
FPGA网络开发工程师
2023年4月 - 至今
100G以太网SerDes
- 负责100G以太网MAC与PCS模块的RTL设计与验证，完成与光模块联调，链路稳定运行超6个月。
- 优化跨时钟域与流水线结构，将单板转发时延降低约30%，满足客户低时延指标。
- 主导时序收敛与板级调试，解决高速SerDes误码问题，误码率降至1E-12以下。
深圳市联创电子科技有限公司
深圳
网络加速FPGA方案
FPGA开发工程师
2021年7月 - 2023年3月
VerilogDDR
- 参与25G以太网数据采集卡开发，独立完成DDR缓存与DMA通路设计，吞吐达20Gbps。
- 编写自动化仿真与回归脚本，将模块验证周期由5天缩短至2天。
项目经验
100G智能网卡TCP卸载项目
2024年3月 - 2025年6月
FPGA开发负责人
- 基于Xilinx UltraScale+实现TCP/IP协议栈硬件卸载，单连接吞吐达40Gbps。
- 设计多队列调度与校验卸载模块，CPU占用率下降约60%。
25G以太网数据采集卡
2021年9月 - 2022年12月
核心开发工程师
- 实现25G以太网采集与时间戳打标，时间同步精度优于100ns。
- 完成PCIe DMA通路优化，主机侧零丢包采集。
工作成果
吞吐性能翻倍
主导智能网卡卸载方案落地，单板吞吐较上一代提升约2倍。
验证流程提效
建立模块级自动化回归流程，团队验证效率提升约50%。
证书与认证
Xilinx Certified FPGA Design Engineer - Xilinx（AMD）
2023年6月
证明Xilinx FPGA设计与开发能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2022年11月
证明嵌入式系统设计能力。
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2018年9月 - 2021年6月
研究方向：高速数字电路与可编程逻辑设计。
西安电子科技大学
211双一流
电子信息工程 本科
西安2014年9月 - 2018年6月
相关课程：数字电路、通信原理、FPGA设计基础。
专业技能
Verilog/SystemVerilog
以太网MAC/PCS协议
Vivado/Quartus
时序约束与收敛
TCP/IP硬件卸载
C/C++与Python脚本
荣誉奖项
国家奖学金
集创赛全国二等奖
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