FPGA开发工程师简历范文全文
熊帅帅
FPGA开发工程师
展现专业实力，创造职场价值。
自我评价
5年FPGA开发经验，专注高速接口与图像处理方向，熟练使用Verilog/VHDL及Xilinx、Altera开发工具链。主导过千兆以太网、MIPI采集与DDR3缓存等项目，完成时序收敛与资源优化，量产良率达99%。具备完整的需求分析、RTL设计、仿真验证与板级调试能力。
专业技能
Verilog / SystemVerilog
Vivado / Quartus II
时序约束与收敛（SDC）
高速接口（DDR3/PCIe/千兆以太网）
ModelSim / VCS 仿真验证
C语言与嵌入式调试
工作经历
深圳市锐芯电子科技有限公司
电子制造专精特新
深圳
FPGA开发工程师
Verilog图像处理
2022年9月 - 至今
- 负责图像采集板卡FPGA逻辑设计，完成MIPI转DDR3缓存链路，帧率由30fps提升至60fps。
- 优化时序约束与流水线结构，使设计在200MHz下稳定收敛，逻辑资源占用降低18%。
- 配合硬件与驱动团队完成板级联调，推动3款产品按期量产，一次通过率提升至99%。
广州华芯微系统有限公司
集成电路高新技术企业
广州
FPGA开发工程师
千兆以太网仿真验证
2020年7月 - 2022年8月
- 参与千兆以太网通信模块开发，实现UDP数据收发与CRC校验，吞吐量达900Mbps。
- 搭建ModelSim仿真验证平台，覆盖率达92%，将模块回归测试周期由3天缩短至1天。
- 编写设计文档与调试手册，支撑新人快速上手，团队交付效率提升约20%。
项目经验
高速图像采集与预处理平台 - FPGA逻辑负责人
2024年3月 - 2024年5月
- 基于Xilinx Kintex-7实现MIPI采集、DDR3缓存与图像滤波流水线，单板支持4路1080P输入。
- 采用乒乓缓存与跨时钟域处理方案，消除图像撕裂问题，端到端延迟控制在8ms以内。
- 完成时序收敛与功耗优化，整板功耗降低15%，方案已应用于客户量产设备。
千兆以太网数据采集卡 - FPGA开发工程师
2022年12月 - 2023年2月
- 使用Verilog实现MAC层收发与UDP协议栈，配合上位机完成高速数据回传。
- 设计多级FIFO缓冲与流量控制机制，丢包率由0.5%降至0.01%以下。
教育背景
华南理工大学
985211双一流
广州
电子信息工程 本科
2016年8月 - 2020年5月
主修数字电路、信号与系统、FPGA设计与验证；CET-6，普通话二级甲等。
证书与认证
FPGA开发工程师（中级） - 工业和信息化部教育与考试中心
2021年6月
证明FPGA设计与验证专业能力。
Xilinx Vivado 设计认证 - Xilinx（AMD）
2022年9月
证明Vivado工具链与时序收敛能力。
荣誉奖项
公司年度优秀员工
全国大学生电子设计竞赛省级二等奖
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