FPGA大数据开发工程师简历范文全文
自我评价
5年FPGA开发经验，专注高速数据采集与实时数据处理加速，熟悉Xilinx UltraScale+平台与Vivado全流程。主导过10Gbps级数据流采集与DDR4缓存架构设计，将端到端处理时延降低60%。具备软硬协同优化能力，能独立完成从需求分析到上板调试的完整交付。
工作经历
深圳市芯速科技有限公司
高速数据采集专精特新
深圳
FPGA开发工程师
FPGA逻辑设计高速接口
2022年9月 - 至今
- 负责大数据采集板卡FPGA逻辑设计，实现4通道10Gbps数据实时解析，单板吞吐提升至40Gbps。
- 优化DDR4多通道缓存与AXI总线调度，将数据搬移时延从8ms降至3ms，支撑实时流式计算场景。
- 主导Vivado时序收敛与板级联调，产品一次上板成功率提升至95%，缩短交付周期约2周。
广州云脉信息技术有限公司
数据中心硬件加速
广州
硬件开发工程师（FPGA方向）
PCIeDMA设计
2020年7月 - 2022年8月
- 参与数据加速卡FPGA模块开发，完成PCIe Gen3接口与DMA引擎设计，带宽利用率达90%以上。
- 搭建基于Python的自动化回归测试脚本，覆盖80%核心用例，版本验证周期由5天缩短至2天。
项目经验
实时数据流采集与预处理加速平台 - FPGA开发负责人
2024年3月 - 2024年5月
- 基于Xilinx UltraScale+设计多通道采集与解析流水线，实现10Gbps数据无损接入与实时过滤。
- 设计DDR4乒乓缓存与AXI-Stream调度架构，端到端处理时延降低60%，CPU占用下降约40%。
- 完成上板调试与长时间稳定性验证，连续运行72小时无丢包，支撑客户流式分析业务上线。
PCIe数据加速卡FPGA原型开发 - FPGA开发工程师
2022年12月 - 2023年2月
- 完成PCIe Gen3 x8接口与DMA引擎RTL设计，实测带宽达6.4GB/s，满足加速卡数据吞吐需求。
- 配合驱动团队完成软硬联调，定位并解决中断与描述符同步问题，联调周期缩短约1周。
专业技能
Verilog/SystemVerilog
Xilinx Vivado
高速接口（PCIe/10G Ethernet）
时序约束与收敛
DDR4/AXI总线架构
Python自动化验证
教育背景
华南理工大学
985211双一流
广州
微电子科学与工程 本科
2016年8月 - 2020年5月
主修数字电路设计、FPGA系统设计、信号与系统；毕业设计为高速数据采集FPGA实现。
证书与认证
Xilinx FPGA设计工程师认证 - AMD Xilinx
2023年6月
证明FPGA逻辑设计与Vivado全流程开发能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式软硬件系统设计能力。
荣誉奖项
全国大学生集成电路创新创业大赛华南赛区二等奖
校级优秀毕业生
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