FPGA视频处理开发工程师简历范文全文
自我评价
5年FPGA视频处理开发经验，熟悉Xilinx Zynq/UltraScale+平台，主导过4K视频采集、缩放与H.264编码链路开发。精通Verilog/SystemVerilog与Vivado时序收敛，具备高速接口DDR4、MIPI、HDMI调试经验。曾将视频处理链路延迟降低40%，产品已量产交付。
工作经历
深圳市视芯微电子有限公司
芯片设计视频处理
深圳
FPGA视频处理开发工程师
VerilogVivado
2022年9月 - 至今
- 负责4K视频采集与缩放链路FPGA设计，采用多级流水线架构，单板处理延迟由35ms降至21ms。
- 主导DDR4视频帧缓存控制器开发，带宽利用率提升至92%，支撑双路4K60实时处理。
- 配合硬件与驱动团队完成HDMI 2.0接口调试，产品一次流片成功并实现批量量产。
广州华显电子科技有限公司
安防监控视频设备
广州
FPGA开发工程师
SystemVerilogMIPI
2020年7月 - 2022年8月
- 承担1080P视频缩放与去隔行模块开发，资源占用降低18%，通过时序收敛验证。
- 参与MIPI CSI-2接收链路调试，解决多路视频同步问题，误码率降至1e-12以下。
项目经验
双路4K60视频处理平台 - FPGA开发负责人
2024年3月 - 2024年5月
- 基于Zynq UltraScale+设计视频采集、缩放、叠加与输出全链路，支持双路4K60实时处理。
- 优化AXI总线与DDR调度策略，帧缓存带宽提升25%，系统功耗降低约12%。
- 完成板级联调与量产测试，累计交付超5000套，客户现场故障率低于0.5%。
低延迟视频编码加速模块 - 核心开发工程师
2022年12月 - 2023年2月
- 实现H.264编码前处理模块，采用流水线与乒乓缓存结构，端到端延迟缩短至15ms。
- 通过时序约束优化与逻辑复用，LUT资源占用减少20%，满足低成本器件部署要求。
专业技能
Verilog/SystemVerilog
Xilinx Vivado
时序约束与收敛
视频处理算法
DDR4/高速接口
MIPI/HDMI协议
C/C++嵌入式开发
Python脚本自动化
示波器/逻辑分析仪调试
教育背景
华南理工大学
985211
广州
微电子科学与工程 本科
2016年8月 - 2020年5月
相关课程：数字电路设计、FPGA系统设计、信号与系统。
证书与认证
Xilinx认证FPGA设计工程师 - Xilinx（AMD）
2021年9月
证明FPGA设计与Vivado工具链应用能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2020年11月
证明嵌入式系统设计与开发能力。
荣誉奖项
全国大学生电子设计竞赛省级一等奖
公司年度技术创新奖
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