FPGA中级开发工程师简历范文全文
个人简历
展现专业实力，创造职场价值。
自我评价
5年FPGA逻辑开发经验，专注高速接口与图像处理方向，熟练使用Verilog/VHDL及Xilinx、Altera开发工具链。主导过千兆以太网、DDR3及MIPI接口模块设计，具备完整的需求分析、RTL编码、时序约束与板级调试能力。注重代码规范与可测性，能独立完成从方案到量产验证的全流程交付。
工作经历
深圳市芯联微电子有限公司
集成电路专精特新
深圳
FPGA开发工程师
Verilog高速接口
2022年9月 - 至今
- 负责图像采集与预处理FPGA逻辑设计，完成MIPI转DDR3缓存链路，单帧处理延迟降低约30%。
- 主导千兆以太网UDP收发模块开发与调试，实现稳定传输带宽900Mbps以上，支撑整机联调。
- 编写时序约束与跨时钟域处理规范，模块一次上板成功率提升至90%以上。
广州智控电子科技有限公司
工业控制高新技术企业
广州
FPGA逻辑开发工程师
VHDL时序分析
2020年7月 - 2022年8月
- 参与工业控制板卡FPGA逻辑开发，完成多路ADC采样与滤波模块，采样精度满足±0.5%要求。
- 配合硬件与软件团队完成板级调试与问题定位，产品按期通过小批量试产验证。
项目经验
高速图像采集与缓存系统 - FPGA逻辑负责人
2024年3月 - 2024年5月
- 基于Xilinx Artix-7实现MIPI图像采集、DDR3乒乓缓存与输出，支持1080P@60fps稳定运行。
- 优化跨时钟域与FIFO设计，消除图像撕裂问题，整机连续运行72小时无丢帧。
千兆以太网数据收发模块 - FPGA开发工程师
2022年12月 - 2023年2月
- 实现UDP协议栈收发逻辑与CRC校验，完成与上位机大数据量传输联调。
- 通过时序收敛优化将资源占用降低约15%，满足板卡资源余量要求。
专业技能
Verilog HDL
VHDL
Xilinx Vivado
Intel Quartus
时序约束与分析
高速接口（MIPI/DDR3/以太网）
教育背景
华南理工大学
985211
广州
电子信息工程 本科
2016年8月 - 2020年5月
主修数字电路、信号与系统、FPGA设计与应用等课程。
证书与认证
FPGA设计工程师认证 - 中国电子学会
2023年6月
证明FPGA逻辑设计与验证能力。
嵌入式系统工程师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式系统开发基础能力。
荣誉奖项
校级优秀毕业生
全国大学生电子设计竞赛省级二等奖
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