FPGA人工智能开发工程师简历范文全文
个人简历
展现专业实力，创造职场价值。
自我评价
5年FPGA开发经验，专注AI推理加速与边缘智能方向，主导完成3款CNN/Transformer加速器从RTL设计到板级验证的全流程落地。精通Verilog/SystemVerilog与Vivado、Vitis HLS工具链，熟悉AXI总线、DDR带宽优化与定点量化。曾将目标检测模型端到端时延降低62%，量产项目累计出货超5万片。
工作经历
深圳市芯智微电子有限公司
芯片设计边缘计算
深圳
FPGA开发工程师
VerilogVitis HLS
2022年9月 - 至今
- 负责边缘AI推理加速器FPGA方案设计，完成CNN卷积阵列RTL实现，单板算力达1.2TOPS，功耗控制在8W以内。
- 主导DDR带宽与AXI总线优化，将YOLOv5s端到端推理时延从48ms降至18ms，满足客户30FPS实时要求。
- 搭建基于UVM的验证平台，模块级覆盖率提升至95%，项目流片前缺陷数同比下降40%。
广州智算科技有限公司
人工智能视频处理
广州
FPGA逻辑设计工程师
SystemVerilogPCIe
2020年7月 - 2022年8月
- 参与图像预处理IP核开发，实现去噪与缩放流水线，单帧处理耗时缩短35%，支撑4路视频并行输入。
- 负责PCIe DMA数据传输模块调试，将主机与FPGA间吞吐提升至6.4GB/s，解决高并发丢帧问题。
项目经验
基于Zynq的Transformer轻量化推理加速平台 - FPGA技术负责人
2024年3月 - 2024年5月
- 设计多头注意力与FFN并行计算架构，采用INT8定点量化，在Xilinx ZCU104上实现BERT-base推理时延23ms。
- 完成软硬件协同调度与片上缓存复用优化，DSP资源占用降低28%，整体能效比提升2.1倍。
多路视频目标检测边缘加速卡 - 核心开发工程师
2022年12月 - 2023年2月
- 基于Vitis HLS实现YOLO后处理NMS硬件加速，单帧后处理耗时由9ms降至1.5ms。
- 完成板级联调与量产测试，方案通过客户验收并小批量交付2000套。
专业技能
Verilog/SystemVerilog
Vivado/Vitis HLS
AI推理加速架构设计
AXI总线与DDR带宽优化
UVM验证方法学
Python/C++算法部署
教育背景
华南理工大学
985211双一流
广州
微电子科学与工程 本科
2016年8月 - 2020年5月
主修数字集成电路设计、FPGA系统设计、计算机体系结构；CET-6。
证书与认证
Xilinx FPGA设计工程师认证 - AMD Xilinx
2023年6月
证明FPGA架构设计与Vivado工具链应用能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式软硬件系统设计能力。
荣誉奖项
全国大学生集成电路创新创业大赛二等奖
公司年度技术创新奖
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