FPGA系统开发工程师简历范文全文
自我评价
6年FPGA系统开发经验，专注高速接口与数字信号处理方向，主导过PCIe、JESD204B等高速链路设计。熟练使用Verilog/VHDL与Xilinx、Altera开发工具链，具备从架构设计、时序收敛到板级调试的完整交付能力。主导项目实现吞吐量提升40%，产品已批量交付客户。
工作经历
深圳市华芯电子科技有限公司
专精特新高速接口
深圳
FPGA系统开发工程师
Verilog时序收敛
2022年9月 - 至今
- 负责高速数据采集板卡FPGA架构设计与实现，完成PCIe Gen3 x8接口开发，实测带宽达6.2GB/s，满足客户指标。
- 主导JESD204B多通道同步链路调试，将通道对齐失败率由3%降至0.1%以下，保障量产一致性。
- 优化时序约束与流水线结构，使关键路径Fmax由180MHz提升至250MHz，缩短项目交付周期2周。
广州瑞讯通信技术有限公司
通信设备国家高新技术企业
广州
FPGA开发工程师
Vivado数字信号处理
2020年7月 - 2022年8月
- 参与基带信号处理模块开发，完成FIR滤波与FFT算法FPGA实现，资源占用降低25%。
- 搭建基于Vivado的仿真验证环境，编写测试用例300余条，模块级缺陷率下降约30%。
项目经验
多通道高速采集与传输系统 - FPGA系统负责人
2024年3月 - 2024年5月
- 设计8通道1GSPS采集FPGA方案，采用DDR4缓存与DMA传输，实现持续写入不丢数。
- 完成板级联调与EMC整改，系统误码率低于1E-12，通过客户验收并小批量交付。
工业视觉图像预处理加速平台 - FPGA开发工程师
2022年12月 - 2023年2月
- 基于Zynq实现图像滤波与边缘检测硬件加速，单帧处理时延由15ms降至4ms。
- 与软件团队联调AXI接口，完成驱动对接，方案在3条产线部署应用。
专业技能
Verilog/VHDL
Xilinx Vivado
时序约束与收敛
高速接口（PCIe/JESD204B）
数字信号处理FPGA实现
ModelSim仿真验证
C/C++嵌入式开发
Zynq SoC软硬协同
板级调试与示波器/逻辑分析仪
教育背景
华南理工大学
985211
广州
电子信息工程 本科
2016年8月 - 2020年5月
主修数字电路、信号与系统、FPGA设计等课程，GPA 3.6/4.0。
证书与认证
Xilinx FPGA设计工程师认证 - Xilinx（AMD）
2021年6月
证明FPGA设计与Vivado工具链应用能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2020年11月
证明嵌入式系统设计与开发能力。
荣誉奖项
全国大学生电子设计竞赛省级一等奖
公司年度优秀技术员工
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