数字后端封装工程师简历范文

• 负责两款28nm SoC芯片的数字后端实现，完成布局布线、时序收敛与DRC/LVS Signoff，一次流片成功。
• 主导2.5D封装与芯片协同设计，优化Bump与RDL布局，将封装寄生对关键路径影响降低12%。
• 搭建自动化Signoff脚本流程，缩短后端收敛周期约20%，支撑项目按期交付。

• 参与40nm MCU芯片后端实现，完成时钟树综合与功耗优化，动态功耗降低约8%。
• 负责封装选型与信号完整性仿真，输出封装设计规范，支撑3款产品顺利量产。

• 负责芯片与Interposer协同布局，完成Bump分配与电源完整性分析，IR Drop控制在3%以内。
• 联合封装厂完成SI/PI仿真与热分析，优化走线方案，使关键接口裕量提升15%。
• 推动封装设计规范落地，缩短封装迭代周期约2周。

• 完成多电压域布局与时钟树优化，动态功耗降低约8%，满足低功耗指标。
• 配合验证团队完成时序Signoff，项目按期流片并一次通过。

相关课程：集成电路设计、半导体器件、数字电路与系统。