数字后端版图工程师简历范文全文
自我评价
4年数字后端版图经验，熟悉从RTL到GDSII的完整流程，熟练使用Innovus、ICC2、Calibre等主流工具。主导过多颗28nm/14nm芯片的布局布线与时序收敛，具备低功耗设计与DRC/LVS签核能力。注重PPA优化与交付质量，能独立承担模块级到顶层版图交付。
工作经历
上海芯源微电子有限公司
集成电路设计Fabless
上海
数字后端版图工程师
Innovus时序收敛
2022年9月 - 至今
- 负责28nm SoC模块级布局布线，完成时序收敛，将关键路径WNS从-0.35ns优化至+0.08ns。
- 主导低功耗电源规划与IR Drop分析，峰值压降降低约18%，满足签核标准。
- 使用Calibre完成DRC/LVS/ANT签核，一次通过率提升至95%以上。
苏州华芯半导体科技有限公司
半导体制造芯片设计
苏州
版图设计工程师
ICC2版图设计
2020年7月 - 2022年8月
- 承担14nm标准单元与IP版图设计，完成面积优化约12%，满足PPA目标。
- 配合前端完成时钟树综合与CTS优化，时钟偏斜控制在50ps以内。
项目经验
28nm低功耗SoC顶层版图交付 - 后端版图负责人
2024年3月 - 2024年5月
- 负责顶层电源网络规划与布局，完成全芯片IR Drop签核，压降控制在5%以内。
- 主导时序收敛与ECO迭代，最终GDSII按时交付，流片一次成功。
14nm高速接口IP版图优化 - 版图设计工程师
2022年12月 - 2023年2月
- 完成高速接口IP的布局布线与寄生参数提取，时序裕量提升约15%。
- 优化金属层走线与屏蔽方案，串扰噪声降低约20%，通过DRC/LVS签核。
专业技能
Innovus
ICC2
Calibre
时序收敛
低功耗设计
DRC/LVS签核
Tcl脚本
IR Drop分析
STA静态时序分析
教育背景
西安电子科技大学
211双一流
西安
微电子科学与工程 本科
2016年8月 - 2020年5月
相关课程：集成电路设计、半导体器件、数字电路、版图设计。
证书与认证
集成电路版图设计工程师（中级） - 工业和信息化部
2021年6月
证明数字版图设计与签核能力。
Cadence Innovus认证工程师 - Cadence
2022年11月
证明主流后端工具实操能力。
荣誉奖项
校级优秀毕业生
公司年度技术攻关奖
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