数字芯片后端工程师简历范文

• 负责车规级MCU芯片顶层与模块级物理实现，完成28nm工艺下3个模块的布局布线与时序收敛，一次流片成功。
• 主导时钟树综合与功耗优化，动态功耗降低12%，建立时序签核流程使ECO迭代周期缩短约30%。
• 配合前端与DFT团队完成IR-drop与DRC/LVS签核，累计修复违例2000余处，保障项目按期交付。

• 参与16nm SoC芯片模块级布局布线，完成面积与拥塞优化，模块利用率提升至78%。
• 负责静态时序分析与修复，将建立时间违例从1200条降至50条以内，满足签核标准。

• 主导顶层floorplan与电源规划，完成多电压域设计，IR-drop控制在5%以内。
• 组织时序与物理验证签核，DRC/LVS零违例通过，芯片按期流片并一次点亮。

• 应用多阈值电压与时钟门控策略，模块漏电功耗降低18%。
• 优化布线拥塞，关键路径延时缩短10%，满足目标频率要求。

研究方向为数字集成电路物理设计，主修VLSI设计、时序分析等课程。

主修数字电路、半导体物理与EDA基础课程，GPA专业前15%。