数字后端STA工程师简历范文全文
教育背景
电子科技大学
985双一流
微电子学与固体电子学 硕士
成都2018年9月 - 2021年6月
研究方向：数字集成电路时序分析与低功耗设计。
专业技能
PrimeTime / Tempus 时序分析
StarRC 寄生参数提取
SDC 时序约束编写
ECO 时序修复
低功耗多电压域时序验证
Tcl / Perl 脚本自动化
荣誉奖项
研究生国家奖学金
全国大学生集成电路创新创业大赛二等奖
自我评价
4年数字后端STA经验，熟悉7nm/12nm工艺节点，主导多款SoC芯片时序收敛与签核。熟练使用PrimeTime、Tempus、StarRC完成全流程时序分析与ECO修复，具备低功耗设计与多电压域时序验证经验。曾将关键模块时序收敛周期缩短30%，一次签核通过率提升至95%以上。
工作经历
上海芯锐微电子有限公司
上海
芯片设计Fabless
数字后端STA工程师
2022年3月 - 至今
STA时序签核
- 负责7nm SoC全芯片时序签核，完成多电压域时序收敛，一次签核通过率提升至95%。
- 编写并维护SDC约束与Tcl自动化脚本，将时序报告生成效率提升40%。
- 主导关键模块ECO修复，将时序收敛周期由6周缩短至4周。
苏州华芯集成电路设计有限公司
苏州
集成电路IC设计
数字后端设计工程师
2021年7月 - 2022年2月
数字后端时序分析
- 参与12nm芯片后端实现，负责模块级时序分析与修复，达成时序目标。
- 配合前端完成时序约束评审，减少约束遗漏问题30%。
项目经验
7nm 高性能SoC全芯片时序签核
2023年3月 - 2024年6月
STA负责人
- 搭建全芯片时序签核流程，完成多工艺角多电压域分析，签核周期缩短30%。
- 定位并修复跨时钟域时序违例，关键路径裕量提升15%。
12nm 低功耗物联网芯片时序收敛
2021年9月 - 2022年2月
时序分析工程师
- 完成多电压域时序验证与功耗相关性分析，保障芯片一次流片成功。
- 优化时钟树约束，降低动态功耗约8%。
工作成果
签核通过率提升
将全芯片时序一次签核通过率由80%提升至95%以上。
收敛周期缩短
通过脚本自动化与ECO流程优化，将时序收敛周期缩短30%。
证书与认证
集成电路工程技术人员（中级） - 工业和信息化部
2023年11月
证明集成电路设计与工程实践能力。
大学英语六级（CET-6） - 教育部考试中心
2019年6月
具备英文技术文档阅读能力。
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