数字后端应用工程师简历范文全文
自我评价
5年数字后端应用开发经验，专注芯片后端物理实现与签核流程，熟悉先进工艺节点下的布局布线、时序收敛与功耗优化。主导过多款SoC项目从RTL到GDSII的交付，具备跨部门协同与问题闭环能力。擅长用脚本自动化提升流程效率，持续推动设计质量与周期优化。
工作经历
上海芯联集成电路设计有限公司
集成电路设计Fabless
上海
数字后端应用工程师
物理实现时序收敛
2022年9月 - 至今
- 负责28nm/14nm SoC后端物理实现，完成布局布线与时序收敛，单项目交付周期缩短约15%。
- 搭建签核流程自动化脚本，将DRC/LVS检查时间由3天压缩至1天，问题定位效率提升60%。
- 协同前端与封装团队完成多轮迭代，保障3款芯片一次流片成功。
苏州微电子科技有限公司
半导体制造芯片设计
苏州
后端设计工程师
布局布线功耗分析
2020年7月 - 2022年8月
- 承担40nm芯片模块级布局布线与时钟树综合，模块时序违例率降低至2%以内。
- 优化电源规划与IR Drop分析流程，核心区域压降改善约12%，支撑项目按期签核。
项目经验
14nm高性能SoC后端实现项目 - 后端负责人
2024年3月 - 2024年5月
- 主导全芯片布局布线与时序收敛，关键路径建立时间余量提升至0.15ns以上。
- 引入自动化脚本完成多场景签核，整体签核周期缩短20%，支撑项目按期流片。
低功耗物联网芯片后端优化 - 后端设计工程师
2022年12月 - 2023年2月
- 完成多电压域电源规划与功耗分析，动态功耗降低约18%。
- 优化时钟树结构，时钟偏差控制在50ps以内，提升整体时序稳定性。
教育背景
电子科技大学
985211
成都
微电子科学与工程 本科
2016年8月 - 2020年5月
主修课程：数字集成电路设计、半导体物理、EDA技术；GPA 3.6/4.0，专业前15%。
专业技能
数字后端物理实现（Innovus/ICC2）
时序分析与收敛（PrimeTime）
DRC/LVS签核（Calibre）
Tcl/Python自动化脚本
低功耗设计与功耗分析
Linux与版本管理（Git）
证书与认证
集成电路工程技术人员（中级） - 工业和信息化部
2023年6月
证明集成电路设计与工程实践能力。
Cadence数字后端设计认证 - Cadence
2022年11月
证明数字后端工具链与流程能力。
工作成果
流片一次成功
参与交付的3款芯片均实现一次流片成功，无后端原因返工。
流程自动化提效
自研签核自动化脚本被团队复用，年度节省人力约200人时。
公司优秀员工
2023年获评公司年度优秀员工，后端团队绩效排名前10%。
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