资深FPGA开发工程师简历范文全文
自我评价
9年FPGA开发经验，专注高速接口与图像处理方向，主导过多款量产级板卡的架构设计与时序收敛。熟练使用Verilog/VHDL、Vivado与Quartus，具备从需求分析到上板调试的完整交付能力。曾将某图像采集链路吞吐提升3倍，产品一次流片成功率100%。
工作经历
深圳市视芯微电子有限公司
深圳
芯片设计专精特新
资深FPGA开发工程师
2021年3月 - 至今
高速接口图像处理
- 主导4K图像采集板卡FPGA架构设计，完成PCIe Gen3与DDR4接口开发，单板吞吐达12Gbps。
- 重构视频流水线并优化时序约束，将关键路径延迟降低35%，项目提前2周交付量产。
- 建立代码评审与仿真回归流程，模块级缺陷率下降40%，支撑3款产品顺利量产。
深圳华创通信技术有限公司
深圳
通信设备高新技术企业
FPGA开发工程师
2017年7月 - 2021年2月
JESD204B逻辑设计
- 负责基带板FPGA逻辑开发，实现JESD204B多通道数据收发，通道同步误差控制在1个采样周期内。
- 优化资源与时序方案，逻辑资源占用减少22%，单板成本下降约15%。
项目经验
4K多路视频拼接FPGA方案
2022年4月 - 2023年9月
FPGA架构负责人
- 设计多路视频拼接与缩放流水线，支持4路4K输入，端到端延迟低于2帧。
- 采用乒乓缓存与跨时钟域处理方案，解决高负载下的数据丢帧问题，丢帧率由3%降至0.1%。
高速数据采集板卡开发
2019年6月 - 2020年12月
核心逻辑开发工程师
- 完成PCIe Gen3 x8 DMA引擎设计，实测带宽达6.2GB/s，满足高速采集需求。
- 编写自动化仿真与回归脚本，验证周期由5天缩短至1.5天。
工作成果
量产交付
主导的4K采集板卡实现一次上板成功并量产，累计出货超2万片。
流程提效
牵头建立FPGA代码规范与仿真回归流程，团队平均调试周期缩短30%。
荣誉奖项
年度技术创新奖
校级一等奖学金
证书与认证
Xilinx Certified FPGA Design Engineer - Xilinx（AMD）
2022年6月
证明Xilinx平台设计与时序收敛能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2019年11月
证明嵌入式系统硬件设计能力。
语言能力
英语（CET-6）可阅读英文技术文档并日常沟通
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2014年9月 - 2017年6月
研究方向：数字集成电路设计与FPGA原型验证。
西安电子科技大学
211双一流
电子信息工程 本科
西安2010年9月 - 2014年6月
相关课程：数字电路、信号与系统、Verilog HDL设计。
专业技能
Verilog / SystemVerilog
Vivado / Quartus
高速接口（PCIe/DDR/JESD204B）
时序约束与收敛
图像处理与视频流水线
C/C++ 与脚本自动化
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