雷达信号处理FPGA工程师简历范文全文
自我评价
5年雷达信号处理与FPGA逻辑开发经验，主导脉冲压缩、CFAR检测、DBF等核心算法在Xilinx平台上实现，熟悉JESD204B高速接口与DDR3缓存架构。具备从算法定点化、RTL设计到板级联调的全流程能力，累计交付3型雷达信号处理板卡。熟练使用Vivado、ModelSim及MATLAB，能独立完成时序收敛与资源优化。
工作经历
成都某雷达技术有限公司
雷达整机军工电子
成都
FPGA逻辑开发工程师
FPGA开发信号处理
2022年9月 - 至今
- 负责某型相控阵雷达数字波束形成模块FPGA设计，实现16通道DBF，资源占用降低18%。
- 完成脉冲压缩与CFAR检测算法定点化及RTL实现，处理延迟由12us优化至7us。
- 主导JESD204B接口调试，解决多通道同步问题，误码率降至1e-12以下。
成都某通信电子股份有限公司
通信设备上市企业
成都
FPGA工程师
Verilog高速接口
2020年7月 - 2022年8月
- 承担基带信号采集与DDR3缓存控制逻辑开发，实现2Gbps持续写入带宽。
- 参与雷达回波模拟器项目，完成多目标回波生成模块，支持8目标并行输出。
- 编写测试激励与自动化回归脚本，模块验证覆盖率提升至95%。
项目经验
某型相控阵雷达数字波束形成（DBF）模块 - FPGA负责人
2024年3月 - 2024年5月
- 基于Xilinx Kintex UltraScale完成16通道DBF权值计算与加权求和，满足实时性要求。
- 采用流水线与并行结构优化时序，主频提升至250MHz，逻辑资源节省18%。
- 完成板级联调与暗室测试，波束指向误差小于0.5度。
雷达回波模拟器信号生成模块 - FPGA开发工程师
2022年12月 - 2023年2月
- 实现线性调频信号生成与多普勒调制，支持8目标并行回波输出。
- 设计DDR3乒乓缓存架构，保证2Gbps数据吞吐与连续输出不丢帧。
专业技能
Verilog/SystemVerilog RTL设计
Vivado时序约束与资源优化
雷达信号处理算法（脉冲压缩/CFAR/DBF）
JESD204B/Aurora高速接口
MATLAB算法定点化仿真
ModelSim仿真验证与覆盖率分析
教育背景
电子科技大学
985211双一流
成都
信号与信息处理 硕士
2019年8月 - 2021年5月
研究方向：雷达信号处理与FPGA实现；核心课程：数字信号处理、雷达系统、FPGA设计。
西安电子科技大学
211双一流
西安
电子信息工程 本科
2016年8月 - 2020年5月
主修数字电路、信号与系统、通信原理，GPA 3.6/4.0。
证书与认证
FPGA工程师（中级） - 工业和信息化部教育与考试中心
2022年9月
证明FPGA设计与开发专业能力。
大学英语六级（CET-6） - 教育部教育考试院
2015年12月
具备英文技术文档阅读能力。
荣誉奖项
校级优秀毕业生
全国大学生电子设计竞赛省级二等奖
其他信息
到岗时间:
在职，一个月内可到岗，可接受短期出差。
技术文档:
可提供脱敏版设计文档与项目总结，面谈时展示。
更多FPGA工程师简历范文
同一职位，不同的版式和写法。点开任意一份即可查看大图。
就从这份范文开始
免费复制到你的账户里，每一句话、每个板块和颜色都能改，改好即可下载投递。