AI加速FPGA工程师简历范文全文
自我评价
6年FPGA开发经验，专注AI推理加速方向，熟悉CNN/Transformer算子硬件映射与INT8量化部署。主导多款Xilinx UltraScale+平台加速卡从架构设计到量产落地，具备时序收敛与功耗优化实战经验。熟练使用Verilog/SystemVerilog、Vitis HLS与Vivado工具链。
工作经历
上海燧原科技有限公司
AI芯片半导体
上海
高级FPGA工程师
FPGA开发AI加速
2022年9月 - 至今
- 负责AI推理加速卡FPGA原型验证平台搭建，完成ResNet50与BERT模型端到端部署，单卡吞吐提升约2.3倍。
- 主导卷积与矩阵乘算子硬件流水线设计，通过乒乓缓存与数据复用将DDR带宽占用降低35%。
- 牵头时序收敛与功耗优化，将核心模块工作频率从250MHz提升至400MHz，整卡功耗下降18%。
南京中兴通讯股份有限公司
通信设备上市公司
南京
FPGA开发工程师
Verilog时序优化
2020年7月 - 2022年8月
- 承担基带信号处理模块FPGA逻辑设计与仿真验证，交付模块一次通过率95%以上。
- 优化高速接口数据通路，将SerDes链路误码率降低一个数量级，支撑产品按期量产。
项目经验
Transformer推理加速FPGA原型系统 - FPGA架构与实现负责人
2024年3月 - 2024年5月
- 设计多头注意力与FFN模块的并行计算架构，在XCVU13P上实现INT8推理，端到端延迟较CPU方案降低约12倍。
- 完成片上存储分层与数据流调度优化，将外部访存次数减少40%，满足实时推理时延要求。
INT8量化卷积加速IP核 - 核心开发工程师
2022年12月 - 2023年2月
- 实现可配置卷积加速IP核，支持3x3至7x7卷积核，资源利用率较通用方案提升约30%。
- 搭建UVM验证环境，覆盖率达98%，IP核在三个产品线复用落地。
专业技能
Verilog/SystemVerilog
Vivado/Vitis HLS
AI算子硬件加速
时序收敛与功耗优化
UVM验证
Python/C++建模
教育背景
东南大学
985211双一流
南京
微电子学与固体电子学 硕士
2019年8月 - 2021年5月
研究方向：数字集成电路设计；主修数字信号处理VLSI设计、可编程逻辑器件原理。
南京邮电大学
双一流
南京
电子信息工程 本科
2016年8月 - 2020年5月
核心课程：数字电路、信号与系统、FPGA设计基础。
工作成果
加速卡量产落地
主导的FPGA加速原型方案支撑两款AI加速卡完成客户验证并进入小批量交付。
公司技术奖项
获公司年度技术创新奖，所负责的算子加速模块被评为年度优秀技术成果。
专利与论文
以第一发明人申请FPGA数据复用相关发明专利2项，发表核心期刊论文1篇。
证书与认证
Xilinx认证FPGA设计工程师 - AMD Xilinx
2021年9月
证明Xilinx平台FPGA设计与工具链能力。
系统集成项目管理工程师（软考中级） - 工业和信息化部
2020年11月
证明项目管理与系统集成能力。
其他信息
语言能力:
CET-6，可阅读英文技术文档与芯片手册。
到岗时间:
离职后两周内到岗，可接受短期出差。
技术作品:
GitHub维护FPGA卷积加速开源工程，累计获得百余Star。
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