FPGA逻辑设计工程师简历范文全文
自我评价
6年FPGA逻辑设计经验，专注高速接口与图像处理方向，熟练使用Verilog/VHDL及Xilinx、Altera开发流程。主导过千兆以太网、DDR3与MIPI接口模块设计，完成时序收敛与板级联调。具备从需求分析、RTL设计到上板验证的完整交付能力。
工作经历
深圳市芯联微电子有限公司
集成电路专精特新
深圳
FPGA逻辑设计工程师
Verilog时序收敛
2022年9月 - 至今
- 负责图像采集与预处理FPGA逻辑设计，完成MIPI转AXI模块，单板吞吐提升至4Gbps。
- 主导DDR3控制器时序优化，将读写余量提升15%，解决高温环境下的偶发误码问题。
- 搭建基于UVM的模块级验证环境，回归用例覆盖率达92%，缩短版本验证周期约30%。
广州华芯通信技术有限公司
通信设备高新技术企业
广州
FPGA开发工程师
以太网Vivado
2020年7月 - 2022年8月
- 参与千兆以太网交换模块开发，独立完成MAC层RTL设计与仿真，通过协议一致性测试。
- 优化跨时钟域处理方案，将亚稳态风险点由12处降至0，产品一次流片成功。
- 编写自动化脚本完成综合与布局布线回归，单次版本构建时间由2小时缩短至40分钟。
项目经验
高速图像采集与预处理平台 - FPGA逻辑负责人
2023年4月 - 2024年6月
- 基于Xilinx Zynq平台完成MIPI、DDR3与AXI互联逻辑设计，实现1080P@60fps实时采集。
- 设计流水线图像滤波与缩放模块，资源占用降低18%，满足低功耗指标要求。
- 主导板级联调与眼图测试，接口误码率低于1E-12，项目按期量产交付。
千兆以太网交换模块开发 - FPGA开发工程师
2020年3月 - 2021年12月
- 完成MAC层收发逻辑与CRC校验模块设计，通过RFC标准一致性测试。
- 优化FIFO缓冲与背压机制，满负载丢包率由0.5%降至0.01%以内。
专业技能
Verilog / SystemVerilog
Xilinx Vivado
时序约束与收敛
高速接口（MIPI/DDR3/以太网）
ModelSim / UVM验证
C语言与脚本自动化
教育背景
华南理工大学
985双一流
广州
微电子科学与工程 本科
2015年9月 - 2019年6月
主修数字电路、FPGA设计与验证、信号与系统；毕业设计为基于FPGA的数字滤波器实现。
证书与认证
FPGA设计工程师（中级） - 工业和信息化部教育与考试中心
2021年6月
证明FPGA逻辑设计与开发能力。
全国计算机等级考试三级（嵌入式技术） - 教育部教育考试院
2018年9月
证明嵌入式系统与底层开发基础。
荣誉奖项
公司年度优秀技术贡献奖
全国大学生集成电路创新创业大赛华南赛区二等奖
其他信息
到岗时间:
在职，确认录用后一个月内到岗。
语言能力:
CET-6，可阅读英文芯片手册与技术文档。
出差意愿:
可接受短期出差与客户现场联调。
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