数据中心FPGA工程师简历范文全文
自我评价
5年数据中心FPGA开发经验，专注高速接口、网络加速与硬件卸载方向，熟悉Xilinx UltraScale+平台与400G以太网协议栈。主导完成智能网卡数据面卸载与低时延转发模块设计，单板吞吐提升约40%。具备从需求分析、RTL设计、时序收敛到上板调试的完整交付能力。
工作经历
深圳市云脉网络科技有限公司
数据中心网络智能网卡
深圳
FPGA开发工程师
FPGA开发高速接口
2022年9月 - 至今
- 负责数据中心智能网卡数据面FPGA设计，完成400G以太网MAC与流表卸载模块，转发时延降低约35%。
- 主导PCIe Gen4 DMA通路优化，通过多通道调度与缓存重构，单卡吞吐由80Gbps提升至120Gbps。
- 建立时序收敛与上板调试规范，将版本迭代周期由6周缩短至3周，支撑3个量产项目按期交付。
广州芯联电子技术有限公司
网络设备集成电路
广州
硬件逻辑工程师
Verilog逻辑设计
2020年7月 - 2022年8月
- 参与交换机线卡FPGA逻辑开发，实现报文解析与ACL匹配模块，单板处理能力达200Gbps。
- 完成DDR4缓存控制器与仲裁逻辑设计，读写带宽利用率提升约25%，通过长时间稳定性测试。
项目经验
400G智能网卡数据面卸载项目 - FPGA负责人
2024年3月 - 2024年5月
- 负责流表卸载与隧道封装模块RTL设计，采用多级流水架构，单板吞吐达到400Gbps。
- 优化跨时钟域与复位方案，时序违例清零，量产版本误码率低于1E-15。
低时延转发加速模块研发 - 核心开发
2022年12月 - 2023年2月
- 设计基于SRAM的快速查表与调度逻辑，转发时延由1.2微秒降至0.7微秒。
- 搭建仿真与上板验证环境，覆盖率达95%以上，问题定位效率提升约50%。
专业技能
Verilog/SystemVerilog
Xilinx Vivado与时序收敛
高速接口（PCIe/以太网）
FPGA上板调试与信号完整性
Tcl/Python脚本自动化
数字信号处理与流水线架构
教育背景
华南理工大学
985211
广州
微电子科学与工程 本科
2016年8月 - 2020年5月
主修课程：数字电路设计、FPGA原理与应用、计算机组成原理、通信原理。
证书与认证
Xilinx FPGA设计工程师认证 - Xilinx（AMD）
2021年9月
证明UltraScale系列器件设计与时序收敛能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2020年11月
证明嵌入式硬件与系统设计能力。
荣誉奖项
全国大学生集成电路创新创业大赛华南赛区二等奖
校级优秀毕业生
更多FPGA工程师简历范文
同一职位，不同的版式和写法。点开任意一份即可查看大图。
就从这份范文开始
免费复制到你的账户里，每一句话、每个板块和颜色都能改，改好即可下载投递。