FPGA 开发工程师简历范文全文
自我评价
5年FPGA开发经验，专注高速接口与图像处理方向，熟练使用Verilog/VHDL及Xilinx、Altera开发流程。主导过千兆以太网、MIPI采集与DDR3缓存等项目，资源与时序优化经验丰富。具备从需求分析、架构设计到板级调试的完整交付能力。
工作经历
2022年9月
-
至今
深圳市芯视界科技有限公司
图像处理专精特新
FPGA开发工程师
Verilog时序优化
深圳
- 负责图像采集与显示链路FPGA设计，完成MIPI转LVDS方案，单板功耗降低约15%。
- 主导DDR3缓存与多路视频拼接模块开发，实现4路1080P@60fps实时处理，延迟控制在2帧内。
- 优化时序约束与跨时钟域设计，将综合后Fmax从120MHz提升至180MHz，一次流片成功率100%。
2020年7月
-
2022年8月
广州华芯电子技术有限公司
通信设备高新技术企业
FPGA开发工程师
以太网仿真验证
广州
- 参与千兆以太网MAC层FPGA实现，完成UDP收发与CRC校验模块，吞吐率达940Mbps。
- 搭建基于ModelSim的自动化仿真回归环境，用例覆盖提升至85%，回归时间缩短约40%。
项目经验
2024年3月
-
2024年5月
多路高清视频拼接与显示系统
FPGA设计负责人
- 基于Xilinx Kintex-7完成4路1080P视频采集、缩放与拼接，输出至4K显示接口。
- 设计乒乓缓存与帧同步机制，解决撕裂与丢帧问题，连续运行72小时无异常。
2022年12月
-
2023年2月
高速数据采集与PCIe传输平台
FPGA开发工程师
- 实现AD采样数据经DDR3缓存后通过PCIe Gen2 x4上传，实测带宽约1.6GB/s。
- 配合驱动团队完成联调，将上位机数据丢包率从3%降至0.1%以下。
专业技能
Verilog HDL
Vivado/Quartus
时序约束与优化
高速接口（PCIe/以太网）
ModelSim仿真验证
C语言与脚本（Python/Tcl）
教育背景
2016年8月
-
2020年5月
华南理工大学
985211
电子信息工程 本科
广州
主修数字电路、信号与系统、FPGA设计等课程，毕业设计为基于FPGA的数字滤波器实现。
证书与认证
FPGA开发工程师（中级） - 工业和信息化部教育与考试中心
2023年6月
证明FPGA设计与开发专业能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式系统设计能力。
荣誉奖项
全国大学生电子设计竞赛省级一等奖
公司年度技术创新奖
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