FPGA 调试工程师简历范文全文
自我评价
4年FPGA开发与调试经验，熟悉Xilinx、Altera平台，能独立完成RTL设计、时序约束与板级联调。擅长使用示波器、逻辑分析仪定位高速接口与电源完整性问题，累计解决30余项调试疑难。主导过千兆以太网与DDR3接口项目，产品一次上电成功率提升至95%以上。
工作经历
深圳市芯联微电子有限公司
集成电路专精特新
深圳
FPGA 调试工程师
Xilinx板级调试
2023年4月 - 至今
- 负责Xilinx Zynq平台FPGA逻辑设计与板级调试，完成千兆以太网接口联调，链路误码率降至1e-12以下。
- 使用示波器与逻辑分析仪定位DDR3时序违例问题，优化约束后读写稳定性提升，量产良率由88%提升至96%。
- 编写调试规范与测试用例，缩短新板卡上电调试周期约30%，支撑3个型号产品按期交付。
广州华芯通信技术有限公司
通信设备高新技术企业
广州
FPGA 开发工程师
Altera时序约束
2021年7月 - 2023年3月
- 参与Altera Cyclone平台FPGA逻辑开发与功能验证，完成SPI、I2C等外设接口调试并通过系统联调。
- 配合硬件团队排查电源完整性与信号完整性问题，定位并解决12项上电异常，缩短问题闭环时间约40%。
- 搭建自动化回归测试脚本，覆盖80%以上核心功能，版本迭代验证效率提升约25%。
项目经验
Zynq平台千兆以太网与DDR3接口调试项目 - FPGA调试负责人
2023年8月 - 2024年10月
- 负责DDR3控制器时序约束与板级调试，通过眼图分析优化走线参数，读写误码率满足量产要求。
- 主导上电调试与故障定位，将单板调试周期由5天压缩至3天，支撑首批500套产品按期出货。
Cyclone平台多路高速接口联调项目 - FPGA开发工程师
2022年3月 - 2022年12月
- 完成多路高速串行接口逻辑设计与联调，解决时钟域跨域问题，系统误码率低于1e-12。
- 编写调试文档与测试用例，推动问题闭环，项目提前2周完成验收。
专业技能
Verilog/VHDL RTL设计
Xilinx Vivado 与 Altera Quartus
时序约束与静态时序分析
示波器/逻辑分析仪板级调试
DDR3/千兆以太网等高速接口
ModelSim 仿真与功能验证
教育背景
广东工业大学
一本省属重点
广州
电子信息工程 本科
2017年9月 - 2021年6月
主修数字电路、FPGA原理与应用、信号与系统；CET-4。
证书与认证
Xilinx FPGA 设计工程师认证 - Xilinx
2023年6月
证明FPGA设计与调试能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2022年11月
证明嵌入式系统开发能力。
荣誉奖项
公司年度优秀员工
校级一等奖学金
其他信息
到岗时间:
可接受短期出差，两周内到岗。
驾驶与出差:
持C1驾照，可配合客户现场调试。
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