图像处理 FPGA 开发工程师简历范文全文
自我评价
5年FPGA开发经验，专注图像处理与视频流水线方向，熟悉Xilinx Zynq/UltraScale+平台与Verilog/VHDL设计。主导过4K图像缩放、去噪与HDR算法硬件化落地，资源占用降低约30%。具备从算法定点化、RTL设计到板级调试的完整交付能力。
工作经历
深圳市视芯微电子有限公司
芯片设计视频处理
深圳
FPGA开发工程师
VerilogZynq
2022年9月 - 至今
- 负责4K视频处理流水线FPGA架构设计，完成缩放与去噪模块RTL实现，单板吞吐提升至4K@60fps。
- 优化DDR带宽调度与行缓存结构，BRAM占用降低约28%，时序收敛至250MHz。
- 主导板级联调与量产问题定位，累计解决20余项图像异常问题，产品一次流片成功率提升。
广州智像科技有限公司
机器视觉工业相机
广州
FPGA工程师
图像处理Vivado
2020年7月 - 2022年8月
- 参与工业相机图像采集卡开发，完成MIPI/LVDS接口与图像预处理模块设计，交付3款量产型号。
- 搭建基于Vivado的仿真与自动化回归流程，模块验证周期由5天缩短至2天。
项目经验
4K HDR图像处理流水线FPGA实现 - FPGA开发负责人
2023年2月 - 2024年6月
- 完成HDR合成与色调映射算法定点化及RTL实现，支持4K@60fps实时处理，延迟低于2帧。
- 采用流水线与并行像素处理架构，逻辑资源占用降低约25%，通过时序与功耗双项验收。
工业相机高速图像采集卡 - FPGA开发工程师
2020年3月 - 2021年9月
- 实现MIPI CSI-2接收与图像格式转换模块，采集速率达1.2Gbps/lane，误码率低于1e-12。
- 设计多通道DMA与PCIe传输链路，主机端图像丢帧率由0.5%降至0.01%以内。
专业技能
Verilog/VHDL
Xilinx Vivado
图像处理算法硬件化
Zynq/UltraScale+平台
时序约束与优化
C/C++与MATLAB
教育背景
华南理工大学
985211
广州
集成电路工程 硕士
2019年8月 - 2021年5月
研究方向：数字图像处理与FPGA硬件加速。
广东工业大学
一本双一流
广州
电子信息工程 本科
2016年8月 - 2020年5月
相关课程：数字电路、信号与系统、数字图像处理。
证书与认证
Xilinx FPGA设计工程师认证 - Xilinx（AMD）
2021年6月
证明Xilinx平台FPGA设计与调试能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2020年11月
证明嵌入式系统设计与开发能力。
荣誉奖项
全国大学生集成电路创新创业大赛二等奖
校级优秀毕业生
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