高级FPGA开发工程师简历范文全文
教育背景
电子科技大学
985211双一流
微电子学与固体电子学 硕士
成都2015年9月 - 2018年6月
研究方向：数字集成电路设计；主修数字信号处理、FPGA系统设计、高速电路设计。
西安电子科技大学
211双一流
电子信息工程 本科
西安2011年9月 - 2015年6月
核心课程：数字电路、信号与系统、Verilog HDL设计；CET-6。
专业技能
Verilog / SystemVerilog
Xilinx Vivado 时序收敛
高速接口（PCIe/DDR4/JESD204B）
数字信号处理与算法实现
ModelSim / VCS 仿真验证
C/C++ 与嵌入式联调
荣誉奖项
公司年度技术创新奖
全国大学生电子设计竞赛 省级一等奖
自我评价
7年FPGA开发经验，专注高速接口与信号处理方向，主导过多款通信与工业设备FPGA方案从架构设计到量产落地。精通Verilog/SystemVerilog与Xilinx、Altera平台时序收敛，具备DDR4、PCIe、JESD204B等高速接口实战经验。曾将关键链路资源占用降低30%、交付周期缩短25%，具备独立带团队攻关能力。
工作经历
深圳市讯联通信技术有限公司
深圳
通信设备国家高新技术企业
高级FPGA开发工程师
2022年9月 - 至今
FPGA架构设计高速接口
- 主导5G小基站基带FPGA架构设计，完成JESD204B多通道链路，采样同步误差控制在1个时钟周期内。
- 优化DDR4缓存调度逻辑，将关键路径资源占用降低30%，单板功耗下降约12%。
- 带领3人小组完成时序收敛与量产验证，使项目整体交付周期缩短25%。
广州智控工业电子有限公司
广州
工业自动化专精特新
FPGA开发工程师
2020年7月 - 2022年8月
逻辑设计仿真验证
- 负责工业视觉采集卡FPGA逻辑开发，实现Camera Link与PCIe数据通路，稳定传输速率达6.8Gbps。
- 搭建基于ModelSim的自动化回归测试环境，将版本验证时间从3天压缩至1天。
- 配合硬件与驱动团队完成EMC整改，产品一次通过率提升至95%以上。
项目经验
多通道高速数据采集板卡
2024年3月 - 2024年5月
FPGA负责人
- 设计8通道1GSPS采集FPGA方案，采用JESD204B接口与DDR4乒乓缓存，实现无丢包连续采集。
- 通过跨时钟域与流水线优化，将逻辑资源占用降低28%，满足量产成本要求。
- 项目落地后支撑客户完成3类工业检测设备认证，年出货量超2000套。
5G小基站基带处理单元
2022年12月 - 2023年2月
核心开发工程师
- 完成OFDM调制解调与CFR/DPD模块FPGA实现，EVM指标优于3GPP规范要求2dB。
- 优化多通道数据调度架构，使基带处理时延降低约20%，支撑整机通过运营商入网测试。
工作成果
量产交付突破
主导的采集板卡方案累计出货超5000套，客户返修率低于0.5%。
专利与标准贡献
作为第一发明人获授权发明专利2项，参与公司FPGA设计规范编写。
其他信息
到岗时间:
离职状态，一周内可到岗，可接受短期出差。
技术作品:
GitHub 维护开源FPGA串行接口验证工程，累计获星200+。
证书与认证
Xilinx 认证 FPGA 设计工程师（XCD） - Xilinx（AMD）
2022年6月
覆盖Vivado设计流程与时序收敛能力。
系统集成项目管理工程师（软考中级） - 工业和信息化部
2020年11月
证明项目管理与系统集成能力。
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