DFT算法工程师简历范文全文
自我评价
4年数字IC可测性设计经验，专注DFT架构规划与ATPG向量生成，熟悉扫描链压缩、MBIST与边界扫描。主导多颗SoC芯片DFT实现，测试覆盖率提升至98%以上，量产测试成本降低约15%。熟练使用Tessent、Tetramax与VCS，具备从RTL到签核的全流程交付能力。
教育背景
西安电子科技大学
211双一流
西安
微电子学与固体电子学 硕士
2018年9月 - 2021年6月
研究方向：数字集成电路测试与可测性设计；核心课程：数字IC设计、VLSI测试、EDA算法。
电子科技大学
985211
成都
电子科学与技术 本科
2014年9月 - 2018年6月
主修数字电路、半导体物理与Verilog HDL设计。
工作经历
上海芯测微电子有限公司
集成电路设计SoC芯片
上海
DFT算法工程师
ATPGMBIST
2022年7月 - 至今
- 负责3颗28nm/14nm SoC的DFT架构规划与实现，ATPG覆盖率由95%提升至98.6%。
- 搭建扫描链压缩与MBIST自动化流程，DFT实现周期缩短约30%。
- 主导量产测试向量交付与良率分析，协助测试成本降低约15%。
西安华芯集成电路有限公司
芯片设计数字IC
西安
DFT设计工程师
扫描链Tessent
2021年7月 - 2022年6月
- 参与数字模块扫描链插入与DRC/LEC检查，完成2颗芯片DFT签核。
- 编写ATPG向量生成脚本，单颗芯片测试向量规模减少约20%。
项目经验
14nm车规SoC DFT实现项目 - DFT负责人
2023年3月 - 2024年5月
- 负责扫描链分区与压缩架构设计，测试数据量降低约40%。
- 优化ATPG约束与X-masking策略，覆盖率提升至98.6%并按时签核。
28nm MCU芯片MBIST与边界扫描项目 - DFT核心成员
2022年8月 - 2023年1月
- 设计MBIST测试调度方案，覆盖全部SRAM实例并缩短测试时间约25%。
- 完成边界扫描链路验证，通过JTAG一致性测试。
专业技能
Tessent
Tetramax
ATPG向量生成
MBIST/BISR
Verilog/脚本（Tcl、Python）
VCS仿真与覆盖率分析
证书与认证
集成电路设计工程师（中级） - 工业和信息化部
2023年6月
证明数字集成电路设计与验证能力。
大学英语六级（CET-6） - 教育部考试中心
2021年12月
证明英语技术文档阅读与沟通能力。
荣誉奖项
研究生国家奖学金
年度优秀技术贡献奖
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