DFT可测性设计工程师简历范文

• 负责7nm/12nm AI加速芯片DFT全流程，制定SCAN/MBIST/Boundary Scan方案，量产测试覆盖率稳定在98.5%以上。
• 主导DFT流程自动化建设，开发Tcl/Python脚本10余个，将ATPG迭代周期缩短30%，团队人效显著提升。
• 支持硅后诊断与量产测试，协同测试团队解决测试时间超标问题，单芯片测试成本降低约15%。

• 负责28nm/40nm MCU及电源管理芯片DFT实现，完成SCAN插入、ATPG向量生成与覆盖率收敛，平均覆盖率达97%。
• 参与建立DFT检查清单与评审规范，将RTL阶段DFT问题发现率提升40%，减少后端返工。
• 配合封装测试团队完成量产测试程序调试，测试良率由92%提升至96%。

• 负责SCAN/MBIST/Boundary Scan方案制定与实现，完成千万门级SoC DFT插入与ATPG，测试覆盖率从95.2%提升至98.6%。
• 通过测试向量压缩与多模测试调度，将量产测试时间缩短18%，年测试成本降低约120万元。
• 主导硅后失效诊断与良率提升，定位并解决3类系统性测试逃逸问题。

• 搭建基于Tcl的DFT自动化流程，统一SCAN/MBIST脚本模板，将新项目DFT环境搭建周期由5人天缩短至1.5人天。
• 完成28nm车规MCU的LBIST与JTAG设计，满足ISO 26262功能安全测试要求，助力项目通过AEC-Q100认证。

研究方向：数字SoC可测性设计，参与千万门级SoC DFT流程搭建。

相关课程：数字电路、半导体物理、Verilog HDL、计算机体系结构。