PCB Layout高级工程师简历范文全文
教育背景
武汉理工大学
211双一流
电子信息工程 本科
武汉2014年9月 - 2018年6月
主修课程：电路分析、模拟电子技术、数字电子技术、信号与系统、电磁兼容设计。
专业技能
Cadence Allegro
PADS Layout
Altium Designer
高速信号完整性仿真
EMC/EMI整改
DFM/DFA可制造性设计
自我评价
8年PCB Layout经验，专注通信与工控类高多层板设计，熟练使用Cadence Allegro、PADS及Altium Designer。主导过多款8至16层高速板从布局布线到量产导入，熟悉DDR3/4、PCIe、千兆以太网等高速信号完整性约束。具备EMC整改与DFM优化能力，所负责项目一次打样通过率稳定在90%以上。
工作经历
深圳市锐联通信技术有限公司
深圳
通信设备国家高新技术企业
PCB Layout高级工程师
2021年3月 - 至今
高速数字电路Cadence Allegro
- 负责5G小基站主控板与射频板Layout，完成12层高速板布线，单板一次打样通过率提升至92%。
- 主导DDR4与PCIe Gen3信号完整性优化，通过阻抗匹配与等长控制将误码率降低约30%。
- 制定公司PCB设计规范与叠层模板，使新项目设计周期平均缩短15%。
深圳市恒拓电子科技有限公司
深圳
工业控制专精特新
PCB Layout工程师
2018年7月 - 2021年2月
工控主板PADS
- 承担工控主板与电源板Layout，完成8层板设计并配合结构完成整机装配验证。
- 参与EMC整改，通过地平面分割与滤波布局优化，使产品顺利通过CE认证测试。
- 与PCB板厂对接工艺参数，优化线宽与过孔设计，单板制造成本下降约8%。
项目经验
5G小基站16层高速背板设计
2024年2月 - 2024年10月
PCB Layout负责人
- 负责16层高速背板Layout，完成差分对等长与阻抗控制，支持25Gbps信号传输。
- 联合SI工程师完成仿真迭代，将关键网络串扰降低20%，项目按期量产。
工控电源板EMC整改项目
2020年5月 - 2020年12月
Layout工程师
- 主导四层电源板改版，重新规划功率回路与散热铜皮，温升降低约12℃。
- 优化安规间距与爬电距离设计，一次性通过3C认证复测。
工作成果
打样通过率领先
连续三年主导项目单板一次打样通过率保持在90%以上，减少返工成本。
设计规范沉淀
牵头建立公司PCB叠层与设计规范库，被3个产品线复用。
年度技术创新奖
获公司年度技术创新奖，表彰高速背板设计突破。
证书与认证
电子设计工程师（PCB设计方向） - 中国电子学会
2022年6月
证明高速电路设计与信号完整性分析能力。
电磁兼容工程师（中级） - 工业和信息化部
2019年12月
证明电磁兼容设计与整改能力。
语言能力
英语（CET-6）可阅读英文芯片手册与技术文档
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