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FPGA硬件工程师简历范文

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FPGA硬件工程师简历范文全文

熊帅帅

FPGA硬件工程师
138 0013 8000
深圳
男
1995年6月
在职-考虑机会
意向城市:深圳
期望薪资:20-28K
自我评价

6年FPGA逻辑设计与硬件开发经验,熟悉Xilinx与Altera平台,主导过高速数据采集与图像处理项目。熟练使用Verilog/VHDL、Vivado/Quartus及示波器、逻辑分析仪完成调试与量产导入。曾将采集链路吞吐提升40%,产品一次流片成功率100%。

工作经历
深圳市芯联电子科技有限公司
专精特新硬件研发
深圳
FPGA硬件工程师
FPGAVerilog
2022年9月 - 至今
  • 负责高速数据采集板FPGA逻辑设计,实现DDR3缓存与千兆以太网传输,链路吞吐提升40%。
  • 主导板级硬件方案与信号完整性优化,完成3款产品量产导入,一次流片成功率100%。
  • 编写Verilog测试平台并推动自动化回归,模块级缺陷率下降约35%。
广州视源智能设备有限公司
上市公司显示设备
广州
硬件工程师
硬件设计图像处理
2020年7月 - 2022年8月
  • 参与图像处理板卡FPGA逻辑开发,完成视频接口与帧缓存模块,交付周期缩短2周。
  • 负责硬件原理图与PCB评审,配合完成EMC整改,产品一次通过率提升至95%。
项目经验
高速数据采集与传输平台 - FPGA负责人
2024年3月 - 2024年5月
  • 基于Xilinx Kintex-7实现4通道1GSPS采集与DDR3缓存,数据吞吐提升40%。
  • 设计千兆以太网与PCIe传输链路,长时间稳定性测试无丢包。
  • 完成时序收敛与板级联调,样机一次通过客户验收。
实时图像处理板卡 - 逻辑设计工程师
2022年12月 - 2023年2月
  • 实现图像缩放与滤波算法FPGA加速,处理延迟降低至10ms以内。
  • 配合硬件完成接口调试,量产良率稳定在98%以上。
专业技能
Verilog/VHDL
Xilinx Vivado
Altera Quartus
时序约束与收敛
高速接口(DDR3/PCIe)
硬件调试与信号完整性
教育背景
华南理工大学
985211双一流
广州
电子信息工程 本科
2016年8月 - 2020年5月

相关课程:数字电路、FPGA设计、信号与系统。

证书与认证
FPGA设计工程师认证 - 中国电子学会
2021年6月

证明FPGA逻辑设计与验证能力。

嵌入式系统工程师(软考中级) - 工业和信息化部
2020年11月

证明嵌入式硬件与系统开发能力。

荣誉奖项
全国大学生电子设计竞赛省级一等奖
公司年度优秀员工
其他信息
到岗时间:

在职,一个月内可到岗。

出差意愿:

可接受短期出差与客户现场支持。

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