消费电子芯片数字前端设计师简历范文全文
自我评价
5年消费电子芯片数字前端设计经验，主导TWS耳机与智能手表SoC的RTL设计与低功耗优化，熟悉28nm/22nm工艺全流程。熟练使用Verilog/SystemVerilog、VCS、DC、SpyGlass，具备时序收敛与量产问题定位能力。曾将芯片动态功耗降低18%，一次流片成功。
工作经历
上海紫光展锐科技有限公司
芯片设计消费电子
上海
数字前端设计工程师
RTL设计低功耗设计
2022年9月 - 至今
- 负责智能手表SoC中低功耗电源管理子系统RTL设计，完成UPF低功耗方案落地，动态功耗降低18%。
- 主导模块级综合与时序收敛，修复跨时钟域问题30余处，模块时序违例清零并按时交付。
- 参与流片前DFT与形式验证，配合后端完成ECO，首轮流片一次成功。
深圳市汇顶科技股份有限公司
芯片设计半导体
深圳
数字IC设计工程师
Verilog功能验证
2020年7月 - 2022年8月
- 承担TWS耳机芯片音频接口与DMA模块RTL设计，完成功能验证覆盖率达98%。
- 优化总线仲裁逻辑，将音频通路延迟降低15%，支撑客户量产导入。
项目经验
智能手表SoC低功耗电源管理子系统 - 数字前端设计负责人
2024年3月 - 2024年5月
- 设计多电压域电源管理控制器，实现7种低功耗模式切换，待机功耗降低22%。
- 搭建UVM验证环境并完成回归测试，覆盖率提升至96%，提前两周完成交付。
TWS耳机芯片音频接口模块 - 数字前端设计工程师
2022年12月 - 2023年2月
- 完成I2S/PCM接口RTL设计与时钟域处理，通过SpyGlass CDC检查零违例。
- 配合验证团队定位并修复12个功能缺陷，保障芯片按期流片。
教育背景
电子科技大学
985双一流
成都
微电子科学与工程 本科
2016年8月 - 2020年5月
相关课程：数字集成电路设计、Verilog HDL、计算机体系结构、低功耗设计。
专业技能
Verilog/SystemVerilog
VCS/Verdi仿真调试
Design Compiler综合
SpyGlass/CDC检查
低功耗设计（UPF）
Python/Tcl脚本
证书与认证
集成电路设计工程师（中级） - 工业和信息化部
2021年6月
证明数字集成电路设计专业能力。
大学英语六级（CET-6） - 教育部考试中心
2019年12月
具备英文技术文档阅读能力。
荣誉奖项
校级优秀毕业生
全国大学生集成电路创新创业大赛二等奖
更多数字前端设计师简历范文
同一职位，不同的版式和写法。点开任意一份即可查看大图。
就从这份范文开始
免费复制到你的账户里，每一句话、每个板块和颜色都能改，改好即可下载投递。