FPGA+DSP工程师简历范文全文
熊帅帅
FPGA+DSP工程师
教育背景
西安电子科技大学
211双一流
电子与通信工程 硕士
西安2019年8月 - 2021年5月
研究方向：数字信号处理与FPGA实现；主修数字信号处理、通信原理、嵌入式系统设计。
西安理工大学
本科电子信息类
电子信息工程 本科
西安2016年8月 - 2020年5月
主修模拟电子技术、数字电路、信号与系统，GPA 3.6/4.0。
专业技能
Verilog/VHDL
Xilinx Vivado
DSP算法定点化
Zynq SoC开发
高速接口（JESD204B/PCIe）
C/C++嵌入式开发
荣誉奖项
全国大学生电子设计竞赛 国家二等奖
校级优秀毕业生
自我评价
6年FPGA与DSP嵌入式开发经验，主导雷达信号处理与高速数据采集项目，熟悉Xilinx Zynq平台及Verilog/VHDL开发。精通DSP算法定点化与FPGA流水线优化，累计交付5个量产项目。擅长时序收敛与资源优化，可将处理延迟降低30%以上。
工作经历
西安某电子科技股份有限公司
西安
军工电子雷达系统
FPGA+DSP工程师
2022年9月 - 至今
FPGA开发DSP算法
- 负责雷达信号处理板FPGA逻辑设计，完成脉冲压缩与CFAR检测模块，处理延迟降低35%。
- 主导Zynq平台DSP算法定点化移植，资源占用减少20%，支撑3款产品量产交付。
- 优化JESD204B高速接口时序收敛方案，链路误码率降至1e-12以下，通过客户验收。
成都某通信技术有限公司
成都
通信设备数据采集
嵌入式硬件工程师
2020年7月 - 2022年8月
VerilogPCIe
- 参与高速数据采集卡FPGA开发，实现PCIe DMA传输，吞吐量提升至2.4GB/s。
- 完成ADC/DAC接口逻辑与上位机联调，缩短调试周期约2周，保障项目按期交付。
项目经验
多通道雷达信号处理平台
2024年3月 - 2024年5月
FPGA负责人
- 基于Xilinx Zynq-7000实现8通道数字下变频与脉冲压缩，单板处理能力达1.2GSPS。
- 设计流水线并行架构，逻辑资源占用降低18%，满足实时性指标并通过整机联试。
高速数据采集与回放系统
2022年12月 - 2023年2月
核心开发
- 采用JESD204B接口实现4通道2GSPS采样数据接收，误码率低于1e-12。
- 完成DDR3缓存与PCIe回放链路设计，连续采集时长提升至30分钟以上。
研究经历
基于FPGA的雷达信号实时处理算法研究/研究助理
西安
电子工程学院
2020年1月 - 2020年6月
- 研究脉冲压缩与动目标检测算法的FPGA流水线实现，发表中文核心期刊论文1篇。
- 搭建算法验证平台，处理延迟较MATLAB参考模型降低约40%。
其他信息
到岗时间:
在职，离职后两周内到岗，可接受短期出差。
语言与技能:
CET-6，可阅读英文芯片手册与技术文档。
证书与认证
FPGA工程师（中级） - 工业和信息化部教育与考试中心
2022年6月
证明FPGA逻辑设计与验证能力。
嵌入式系统设计师（软考中级） - 人力资源和社会保障部
2020年11月
证明嵌入式系统开发与设计能力。
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