数字后端设计工程师简历范文全文
自我评价
4年数字后端设计经验，熟悉从RTL到GDSII的完整实现流程，主导过多款28nm/16nm芯片的物理实现与签核。熟练使用Innovus、PrimeTime、StarRC等工具，擅长时序收敛、功耗优化与DRC/IR-drop问题定位。曾将关键模块频率提升15%、面积缩减8%，具备与前端、DFT及封装团队协同交付的实战经验。
工作经历
2022年9月
-
至今
上海芯联微电子有限公司
集成电路设计Fabless
数字后端设计工程师
物理实现时序收敛
上海
- 负责16nm SoC主控模块物理实现，完成布局布线至签核全流程，关键路径频率提升15%。
- 主导时序收敛与功耗优化，动态功耗降低12%，一次流片通过DRC/LVS检查。
- 搭建自动化签核脚本流程，单轮签核周期由5天缩短至2天，提升团队交付效率。
2020年7月
-
2022年8月
苏州华芯集成电路设计有限公司
集成电路设计MCU芯片
数字后端设计工程师
布局布线签核分析
苏州
- 参与28nm MCU芯片后端实现，独立完成3个模块布局布线与时钟树综合，面积缩减8%。
- 负责IR-drop与EM分析并推动修复，电源网络压降问题减少90%，保障芯片稳定量产。
项目经验
2024年3月
-
2024年5月
16nm 高性能SoC主控芯片后端实现
后端负责人
- 负责CPU子系统物理实现与签核，完成多电压域设计，时序违例收敛率达100%。
- 优化时钟树与布线资源，芯片核心面积缩减6%，满足项目功耗与性能目标。
2022年12月
-
2023年2月
28nm MCU低功耗后端设计
后端设计工程师
- 完成低功耗模块电源域划分与UPF实现，待机功耗降低20%。
- 配合DFT团队完成扫描链插入后时序修复，测试覆盖率提升至98%。
专业技能
Innovus / ICC2
PrimeTime 时序签核
StarRC / Quantus 寄生提取
Tcl / Python 脚本自动化
低功耗设计与UPF
DRC / LVS 物理验证
教育背景
2019年8月
-
2021年5月
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安
研究方向：数字集成电路物理设计与低功耗优化。
2016年8月
-
2020年5月
西安电子科技大学
211双一流
集成电路设计与集成系统 本科
西安
主修课程：数字集成电路、半导体物理、EDA技术。
证书与认证
集成电路工程技术人员（中级） - 工业和信息化部
2022年11月
证明集成电路设计与工程实践能力。
Cadence Innovus 认证工程师 - Cadence
2023年5月
证明数字后端物理实现工具的专业能力。
荣誉奖项
校级优秀毕业生
全国大学生集成电路创新创业大赛二等奖
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