集成电路设计工程师简历范文全文
自我评价
4年数字IC设计经验，专注低功耗SoC与高速接口模块的前端设计，熟悉从架构定义到流片签核的完整流程。主导完成2款28nm芯片的RTL设计与时序收敛，量产良率稳定在95%以上。熟练使用Verilog/SystemVerilog及VCS、DC、PT等工具，具备较强的跨团队协作与问题定位能力。
工作经历
上海芯远微电子有限公司
集成电路设计Fabless
上海
集成电路设计工程师
数字前端设计低功耗SoC
2023年3月 - 至今
- 负责低功耗SoC中CPU子系统与总线互联的RTL设计，完成模块面积优化12%，功耗降低约9%。
- 主导28nm芯片前端时序收敛，修复关键路径违例30余处，一次流片成功并提前2周交付。
- 搭建基于UVM的模块级验证环境，前后端联调问题回归效率提升约30%。
苏州联芯半导体科技有限公司
半导体芯片设计
苏州
IC设计工程师
VerilogUVM验证
2021年7月 - 2023年2月
- 参与高速接口SerDes收发链路的数字部分设计，完成RTL编码与仿真，覆盖率达98%。
- 配合后端完成40nm芯片时序签核，面积与功耗均满足规格要求，项目按期流片。
项目经验
28nm低功耗物联网SoC芯片 - 数字前端设计负责人
2023年6月 - 2024年10月
- 负责时钟管理与电源域划分方案设计，支持多级休眠模式，待机功耗降低约25%。
- 完成RTL综合与时序收敛，芯片一次流片成功，量产良率稳定在95%以上。
40nm高速接口SerDes数字模块 - 数字设计工程师
2021年9月 - 2022年12月
- 完成发送端编码与均衡模块的RTL设计，误码率指标优于规格要求约20%。
- 协同验证团队完成覆盖率收敛，模块级功能覆盖率达到98%。
教育背景
东南大学
985双一流
南京
集成电路工程 硕士
2018年9月 - 2021年6月
研究方向为低功耗数字集成电路设计，主修数字IC设计、半导体器件物理等课程。
南京理工大学
211双一流
南京
微电子科学与工程 本科
2014年9月 - 2018年6月
主修模拟电子技术、数字电路与Verilog HDL设计，GPA专业前15%。
专业技能
Verilog/SystemVerilog
VCS仿真与UVM验证
Design Compiler综合
PrimeTime时序分析
低功耗设计（UPF）
Python脚本自动化
荣誉奖项
东南大学一等学业奖学金
全国大学生集成电路创新创业大赛华东赛区二等奖
证书与认证
集成电路工程技术人员（中级） - 工业和信息化部
2022年11月
证明集成电路设计相关专业能力。
英语六级（CET-6） - 教育部教育考试院
2016年12月
具备英文技术文档阅读能力。
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