数字电路设计经理简历范文全文
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2013年9月 - 2016年6月
研究方向：低功耗数字集成电路设计。
电子科技大学
985211
电子科学与技术 本科
成都2009年9月 - 2013年6月
相关课程：数字电路、模拟电路、半导体物理。
专业技能
Verilog/SystemVerilog RTL设计
低功耗设计与UPF流程
时序收敛与STA分析
DFT与可测性设计
SoC架构与IP集成
团队管理与项目交付
荣誉奖项
公司年度优秀技术团队奖
陕西省科学技术进步二等奖
自我评价
10年数字IC设计经验，其中4年团队管理经验，主导多款SoC芯片从架构定义到量产落地。精通低功耗设计、时序收敛与DFT流程，熟悉28nm/16nm工艺节点。带领8人团队完成两款车规级芯片交付，一次流片成功率100%。
工作经历
上海芯远微电子有限公司
上海
集成电路设计车规芯片
数字电路设计经理
2021年3月 - 至今
SoC设计团队管理
- 带领8人数字设计团队完成两款车规级SoC芯片，均一次流片成功并如期量产。
- 主导低功耗架构优化，将芯片动态功耗降低28%，满足AEC-Q100车规要求。
- 建立RTL评审与时序收敛规范，项目平均设计周期缩短约20%。
上海华芯集成电路设计有限公司
上海
集成电路设计消费电子
高级数字IC设计工程师
2016年7月 - 2021年2月
RTL设计时序收敛
- 负责28nm SoC数字前端设计，完成多个IP模块的RTL实现与集成验证。
- 主导时序收敛与DFT流程优化，测试覆盖率提升至98%以上。
- 参与流片前评审，保障项目按节点交付，良率达标。
项目经验
车规级MCU SoC芯片研发
2022年1月 - 2024年8月
数字设计负责人
- 负责数字子系统架构定义与RTL实现，集成CPU、存储与接口IP。
- 主导低功耗方案落地，待机功耗降低35%，通过车规认证。
28nm消费电子SoC项目
2018年5月 - 2020年10月
数字前端设计工程师
- 完成高速接口IP的RTL设计与时序收敛，支撑芯片量产。
- 优化DFT方案，测试成本降低约15%。
工作成果
流片成功率100%
主导两款车规级SoC芯片一次流片成功，按期量产交付。
功耗优化显著
通过架构与流程优化，将芯片动态功耗降低28%。
提升交付效率
建立设计规范，项目平均设计周期缩短约20%。
证书与认证
集成电路设计工程师（中级） - 工业和信息化部
2022年6月
证明集成电路设计与工程管理能力。
PMP项目管理专业人士认证 - 中国国际人才交流基金会
2020年12月
证明项目管理专业能力。
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