中级模拟版图设计工程师简历范文全文
自我评价
4年模拟版图设计经验，熟悉BCD、CMOS工艺，独立完成LDO、Bandgap、ADC等模块版图设计与DRC/LVS验证。熟练使用Virtuoso、Calibre，具备寄生参数提取与后仿优化能力，流片良率稳定。注重版图匹配与可靠性设计，能配合电路工程师高效迭代。
工作经历
上海芯源微电子有限公司
集成电路设计专精特新
上海
模拟版图设计工程师
模拟版图电源管理
2022年9月 - 至今
- 负责电源管理芯片LDO、Bandgap模块版图设计，完成3颗芯片流片，DRC/LVS一次通过率100%。
- 优化关键器件匹配与共质心布局，将输出失调电压降低约15%，提升量产一致性。
- 配合电路工程师完成寄生提取与后仿迭代，将模块后仿偏差控制在5%以内。
苏州华芯半导体有限公司
半导体制造高新技术企业
苏州
版图设计工程师
CMOS工艺DRC/LVS
2020年7月 - 2022年8月
- 承担ADC采样保持电路版图设计，完成全流程DRC/LVS验证并按时交付。
- 建立版图设计规范文档，缩短新项目版图评审周期约20%。
项目经验
12位SAR ADC版图设计 - 版图设计负责人
2023年3月 - 2023年12月
- 完成采样网络与比较器版图布局，通过匹配与屏蔽设计将INL控制在±1LSB以内。
- 完成寄生参数提取与后仿优化，协助芯片一次流片成功。
低噪声Bandgap基准源版图 - 版图设计工程师
2021年5月 - 2021年11月
- 采用共质心与 dummy 器件布局，将基准电压温漂降低约10ppm/℃。
- 完成ESD与闩锁防护版图设计，通过可靠性评审。
教育背景
西安电子科技大学
211双一流
西安
微电子科学与工程 本科
2016年8月 - 2020年5月
主修课程：模拟集成电路设计、半导体器件物理、集成电路版图设计。
专业技能
Cadence Virtuoso
Calibre DRC/LVS
寄生参数提取与后仿
BCD/CMOS工艺
版图匹配与可靠性设计
Linux/Shell脚本
证书与认证
集成电路版图设计工程师（中级） - 工业和信息化部
2022年9月
证明模拟版图设计与验证专业能力。
大学英语六级（CET-6） - 教育部考试中心
2019年6月
具备英文技术文档阅读能力。
荣誉奖项
公司年度优秀员工
校级一等奖学金
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